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DE BACALAR
INGENIERA EN SOFTWARE

PROFESOR:

ASIGNATURA:
SISTEMAS DIGITALES

III.

LOGICA SECUENCIAL

TRABAJO:
ENSAYO SOBRE LOGICA SECUENCIAL

PRESENTAN:
LUIS ENRIQUE HUH PUC

## BACALAR, QUINTANA ROO, ABRIL DEL 20

INDICE
1
1.1

INTRODUCCIN...................................................................................................................... III
SISTEMAS SECUENCIALES...............................................................................................III

1.2
CLASIFICACIN DE UN SISTEMA SECUENCIAL.............................................................IV
1.1.1
Modelo de Moore.........................................................................................................IV
1.1.2
Modelo de Mealy.......................................................................................................... IV
Estticos................................................................................................................................. IV
Dinmicos................................................................................................................................ V
Cuasi Estticos........................................................................................................................ V
1.3

## ANLISIS Y DISEO DE CIRCUITOS SECUENCIALES....................................................VI

1.4
CONSTRUCCIN, OPERACIN Y APLICACIN DE FLIP-FLOPS {SR, T, JK, D}.............7
1.1.1
Flip-Flop S-R (Set-Reset)..............................................................................................7
1.1.2
Flip-Flop T...................................................................................................................... 8
1.1.3
Flip-Flop J-K.............................................................................................................. 10
1.1.4
Flip-Flop D (Delay).......................................................................................................11
1.5
1.1.1
1.1.2
1.1.3
1.6
REGISTROS........................................................................................................................ 15
1.1.1
Registros De Desplazamiento....................................................................................15
1.1.2
Registro Bidireccional Con Carga En Paralelo Y Borrado.......................................15
1.7
CONVERSIN SERIE/PARALELO Y PARALELO/SERIE..................................................18
1.1.1
Conversin De Datos Paralelo A Serie:.....................................................................18
1.1.2
Conversin de datos serie a paralelo:.......................................................................18
1.8

CONCLUSION................................................................................................................... XIX

1.9

BIBLIOGRAFIAS................................................................................................................. 20

INTRODUCCIN

## 1.1 SISTEMAS SECUENCIALES

Decimos que un sistema lgico es secuencial cuando sus salidas dependen de los valores
de las entradas actuales y de los valores que hayan tomado anteriormente, desde la
puesta en marcha del sistema. Es decir, de toda la secuencia de entradas desde el inicio.
Los circuitos combinatorios tienen muchas limitantes debido a que no son capaces de
reconocer el orden en que se van presentando las combinaciones de entradas con
respecto al tiempo, es decir, no pueden reconocer una secuencia de combinaciones, ya
que no poseen una manera de almacenar informacin pasada, es decir no poseen
memoria.
Un circuito secuencial puede entenderse simplemente como un circuito combinacional en
el cual las salidas dependen tanto de las entradas como de las salidas en instantes
anteriores, esto implica una retroalimentacin de las salidas.

## 1.2 CLASIFICACIN DE UN SISTEMA SECUENCIAL

Para su clasificacin se utilizan dos modelos:
1.1.1 Modelo de Moore
Consiste en dos bloques de lgica combinacional ms un bloque de memoria. La lgica
de estado siguiente define la manera de generar las variables de estado a partir de las
entradas. La lgica de salida define la manera en que se obtienen las salidas del circuito a
partir de las variables de estado.

## 1.1.2 Modelo de Mealy

Las salidas en instantes anteriores estn expresadas por un conjunto de variables de
estado, de manera que las salidas actuales dependen tanto de las entradas como de las

Estticos
El bit almacenado se mantiene estable hasta que hay un nuevo cambio de entrada o deja
de haber alimentacin.

Dinmicos
El bit se almacena como una carga en un condensador; como estos tienen prdidas, si no
se refresca el bit almacenado, acaba perdindose con el tiempo.
Cuasi Estticos
El bit se introduce de forma dinmica, pero se almacena de forma esttica.

## 1.3 ANLISIS Y DISEO DE CIRCUITOS SECUENCIALES

DESARROLLO
1.4 CONSTRUCCIN, OPERACIN Y APLICACIN DE FLIP-FLOPS {SR, T, JK, D}
1.1.1 Flip-Flop S-R (Set-Reset)
Utiliza dos compuertas NOR. S y R son las entradas, mientras que Q y Q son las salidas
(Q es generalmente la salida que se busca manipular.)

## Se utilizan diagramas de bloque que representen al Flip-Flop. Este diagrama de bloque

representa un Flip-Flop S-R. Ntese que ahora, por convencin, Q se encuentra en la
parte superior y Q en la inferior.

## Para describir el funcionamiento de un Flip-Flop se utilizan las llamadas Tablas de

Estado y las Ecuaciones Caractersticas. Esta tabla muestra el estado para un Flip-Flop
S-R.

Q+

Como encabezado de las columnas tenemos las entradas S y R, y una de las salidas Q.
La salida Q es la salida que en un tiempo t se puede detectar en el Flip-Flop, es decir, es
la salida en el tiempo actual. Q+ es la salida en el tiempo, una vez que se ha propagado la
seal en el.Por lo tanto, es decir, es la salida que tendr Q en el futuro una vez que se
Si analizamos la tabla de estado, vemos que para si S = 0, R = 0 y Q = 0 1, la salida
futura de Q (Q+) ser siempre lo que se tena antes de la propagacin. A este estado (S =
0, R = 0) se le conoce por tanto como estado de memoria.
Viendo ahora el caso S = 0, R = 1, se aprecia que siempre Q+ = 0 sin importar el valor de
Q antes de la propagacin, es decir, se hace un reset de Q. Si por el contrario, se tiene S
= 1, R = 0, entonces Q+ = 1 en ambos casos, por tanto se hace un set de Q.
Finalmente, ntese que la combinacin S = 1, R = 1 no es vlida en el FF S-R. La razn
es que dicho estado vuelve inestable al circuito y, como una de las caractersticas de todo
FF es que el estado es estable, al usar dicha combinacin se est violando este principio
de los FF.
Ahora, si se mapea la informacin de la tabla de estado del Flip-Flop S-R en un mapa de
Karnaugh, se obtiene la siguiente ecuacin caracterstica:
. Esta ecuacin
describe tambin el funcionamiento. Nos dice que Q+ ser 1 siempre y cuando se haga
un set del FF o el reset no est activado y la salida tiene un 1 en ese momento.

1.1.2

Flip-Flop T

## El Flip-flop T cambia de estado en cada pulso de T. El pulso es un ciclo completo de

cero a 1. Estas dos figuras muestran el diagrama de bloque y una implementacin del FF
T mediante un FF S-R y compuertas adicionales.

Ntese que en la implementacin del FF T, las dos entradas del FF S-R estn conectadas
conectada a R y Q a S. Esta conexin es as para permitir que el FF S-R cambi de
estado cada que se le mande un dato a T. Por ejemplo, si Q = 1 en el tiempo actual, eso
significa que Q = 0, por lo tanto, al recibir T el valor de 1, se pasaran los valores de R = 1
y S = 0 al FF S-R, realizando un reset de Q.
Esta tabla muestra el comportamiento del FF T y del FF S-R en cada pulso de T

## La tabla de estado para el FF T, es muy sencilla: cuando T = 0 el estado de Q no cambia,

es decir Q = Q+ (estado de memoria), cuando T = 1, Q es complementada y, por lo tanto,
Q+ = Q.
Tabla de estado para el FF T

Q+

## La siguiente ecuacin caracterstica para el FF T:

Q+ = T Q + TQ = T Q
1.1.3

Flip-Flop J-K

El Flip-Flop J-K es una mezcla entre el Flip-Flop S-R y el Flip-Flop T. Esto ocurre de la
siguiente manera:
En J=1, K=1 acta como Flip-flop T

## De otra forma, acta como Flip-Flop S-R

Este diagrama de bloque es el perteneciente el FF J-K

## Una implementacin tentativa de un FF J-K a partir de un FF S-R sin reloj es la siguiente:

En la tabla de esta J-K note que es muy parecida a la del FF S-R solo que ahora los
estados de J=1 y K=1 s son vlidos.
Tabla de estado del FF J-K

Q+

## De la tabla de estado del FF J-K se obtiene la siguiente ecuacin caracterstica mediante

mapas de Karnaugh:
reloj.

## El siguiente diagrama lo muestra con entrada para reloj:

1.1.4

Flip-Flop D (Delay)

El Flip-Flop D es uno de los FF ms sencillos. Su funcin es dejar pasar lo que entra por
D, a la salida Q, despus de un pulso del reloj. Es, junto con el FF J-K, uno de los FlipFlop ms comunes con reloj. Su tabla de estado se muestra a continuacin.

Q+

## De la tabla se infiere que la ecuacin caracterstica para el FF D es: Q+= D.

Este diagrama de bloques representa este Flip-Flop.

Un contador es un circuito secuencial cuya funcin es seguir una cuenta o conjunto
predeterminado de estados como consecuencia de la aplicacin de un tren de pulsos
(reloj) en una de sus entradas. Los contadores son circuitos construidos a base de FlipFlop, sincronizados a flancos, y de puertas lgicas para realizar la conexin entre los FlipFlop. Las puertas lgicas en un contador se conectan de forma que fuercen a los Flip-Flop
almacenar 2 estados, un sistema de n Flip-Flop podr codificar 2n estados (nmeros de
cuenta) diferentes. El paso del estado o nmero de cuenta actual al estado siguiente se
realiza en sincronismo con la seal de reloj, de tal forma que el contador va avanzando
por la secuencia de estados hasta que termina de completar un ciclo, es decir, una
secuencia de conteo particular. Una vez terminado el ciclo, vuelve al estado de partida y
deducir que todos los estados que recorre un contador en un ciclo o secuencia de conteo
son diferentes. Si el nmero de estados diferentes que recorre es k, se habla de un
contador modulo k. El nmero mximo de estados posibles es 2n, por lo que k 2
n. Un contador se denomina binario si k=2n.
Un contador, como todo circuito secuencial, se puede implementar como un autmata.
posee un nico estado siguiente al que accede cuando existe una variacin o flanco en la
seal de reloj), y no posee salidas (la salida de un contador es su propio estado interno,
es decir, el valor almacenado en sus biestables).
El mtodo de diseo es el mismo que el usado en el tema anterior, e incluso algo ms
sencillo puesto que ya no es necesario minimizar ni asignar estados. Veamos un ejemplo
y diseemos un contador binario ascendente mdulo 8, es decir, un contador que siga la
secuencia {..., 0, 1, 2, 3, 4, 5, 6, 7,...}. La tabla de transiciones de estado del contador
ser:

Para conocer las funciones J y K de cada biestable hay que utilizar la tabla de
transiciones de estado de un Flip-Flop JK. La siguiente tabla:

1.1.2
Hasta ahora hemos construido contadores binarios, esto, es con n Flip-Flop la secuencia
que se ha implementado es {..., 0, 1, 2,..., 2n -1,...}. Sin embargo, cabe la posibilidad de
generar secuencias de conteo que no sigan el orden natural o que el nmero de cuentas
sea menor que 2n. En general, un contador que realice k cuentas distintas recibe el
El mtodo de diseo que hemos expuesto en el apartado anterior para contadores
binarios es un mtodo general que se puede aplicar para cualquier tipo de cuenta y se
puede generalizar para cualquier tipo de Flip-Flop (JK, RS, T y D).
Como ejemplo de esta afirmacin, construyamos a partir de Flip-Flop tipo T un contador
que siga la secuencia {..., 0, 7, 5, 3, 4, 2,...}. El primer paso es obtener la Tabla de
Transiciones de estado del Flip-Flop T:

El
segundo
paso, y ultimo, es la obtencin de las expresiones de las Ti a partir de la cuenta actual y
de la cuenta siguiente. En las cuentas no usadas ponemos indiferencias. El resultado final
ser:

5, 3, 4, 2.

secuencia 0, 7,

Para disear un contador reversible ascendente/descendente se comienza por disear
dos contadores separados. El primero (ascendente) se disea para que pase por la
secuencia de estados que se especifique; el segundo (descendente) se disea para que
pase por la misma secuencia, pero en sentido inverso. Despus se le aaden los
multiplexores encargados de seleccionar los dos sentidos de cuenta. Se puede comprobar
que el sentido de conteo puede conmutarse siempre que la seal de reloj no presente un
flanco activo, de tal forma que no se altere la cuenta almacenada. Supongamos, como
ejemplo, que queremos disear un contador reversible mdulo 3, con una secuencia
ascendente {..., 0, 1, 2,...} (y descendente {..., 2, 1, 0,...}). Diseamos primero el contador
ascendente:

1.6

REGISTROS

## 1.1.1 Registros De Desplazamiento

Un registro tiene como funcin primordial el almacenar informacin. La diferencia entre un
registro y un Flip-Flop es que este slo puede almacenar un bit, mientras que un registro
es capaz de almacenar n bits. Un registro consta, bsicamente, de un conjunto de celdas
de almacenamiento binarias (generalmente constituidas por Flip-Flop tipo D disparados a
flancos) ms un conjunto de puertas encargadas de realizar su conexin. Un Flip-Flop tipo
D disparado a flancos, bien positivos, bien negativos, traslada el valor de la seal de
entrada (D) a su salida cuando recibe un flanco activo de la seal de reloj. En los dems
instantes acta como una celda de almacenamiento, reteniendo el valor del bit que ha
La forma ms sencilla de construir un registro de desplazamiento (a la izquierda) de n bits
es conectar n Flip-Flop D uniendo la salida de cada Flip-Flop a la entrada del siguiente en
la forma indicada en la figura 7.10, es decir, Di = Qi1. El registro slo tendr una entrada
externa, la del Flip-Flop menos significativo, D0 o S, por la que entraran los datos al
registro (uno en cada ciclo de reloj).
Registro de desplazamiento a la izquierda:

## Registro de desplazamiento a la derecha:

El registro
que
hemos
diseado realiza un desplazamiento de los bits hacia la izquierda, realizando a la inversa
la conexin de los Flip-Flop podemos construir un registro de desplazamiento a la
derecha. La salida de cada uno de los Flip-Flop se conectar a la entrada del situado a su
derecha, es decir, Di = Qi+1. La entrada de los datos se realiza por el Flip-Flop ms
significativo, Dn1 o S,. En cada ciclo de reloj van entrando nuevos bits y el contenido del
registro se va desplazando a cada ciclo de reloj de Flip-Flop en Flip-Flop.
1.1.2 Registro Bidireccional Con Carga En Paralelo Y Borrado
Incluyendo los dos tipos de conexiones entre los Flip-Flop D podemos construir un
registro con posibilidad de ser desplazado tanto hacia la derecha como hacia la izquierda.

## La seleccin de una u otra operacin se realizara mediante MUXes en la entrada D de

cada Flip-Flop. La carga en paralelo y el borrado se pueden aadir usando MUXes 4 a 1,
conectando a una de las entradas un dato procedente del exterior (para la carga en
paralelo) o un 0 para el borrado. Ambas operaciones, realizadas de esta forma, son
sncronas.

## Como ya sabemos, desplazar un nmero binario i veces a la izquierda equivale a

multiplicarlo por 2i. Igualmente, desplazar un nmero binario hacia la derecha i
posiciones equivale a dividirlo entre 2i (quedndonos nicamente con la parte entera de
dicha divisin). Adems de multiplicar y dividir nmeros entre potencias de 2, los registros
de desplazamiento se utilizan para la conversin de datos paralelo/serie y serie/paralelo
(imprescindible en las comunicaciones serie). Veamos cmo se utilizan los registros de
desplazamiento en tales aplicaciones.

## 1.7 CONVERSIN SERIE/PARALELO Y PARALELO/SERIE

La manipulacin de datos constituidos por varios bits puede realizarse de dos formas
distintas: en modo serie o en modo paralelo. Se dice que un sistema digital opera en
modo serie cuando la informacin se transfiere y manipula bit a bit. Por ejemplo, cuando
el contenido de un registro se transfiere a otro desplazando los bits de un registro al
siguiente, un bit en cada ciclo de reloj. Para prevenir la perdida de datos, se hace
recircular el contenido del primero de los registros. Si el registro es de n bits, sern
necesarios n ciclos de reloj para la transferencia.
En el modo paralelo, la informacin se transfiere y manipula en todos sus bits a la vez.
Por ejemplo, en una transferencia entre dos registros en modo paralelo, todos los bits se
transfieren del primer registro al segundo en un solo ciclo de reloj, mediante una carga en
paralelo. Si los datos son de n bits, los registros han de tener n salidas y n entradas.
1.1.1 Conversin De Datos Paralelo A Serie:
Los datos entran en el registro en un ciclo de reloj, todos los bits a la vez, mediante una
carga en paralelo. Los bits de salida se toman en la salida Q del ultimo Flip-Flop D (el
menos significativo) uno en cada ciclo de reloj, a la vez que se va desplazando el registro
hacia la derecha.
1.1.2 Conversin de datos serie a paralelo:
Los datos entran por la entrada serie del registro, un bit en cada ciclo de reloj. Una vez
completada la carga de todos los bits, se toman como lneas de salida las Q de cada uno
de los Flip-Flop D (se leen todos los bits a la vez).

1.8CONCLUSION

## un circuito combinacional es aquella q depende de las entradas como de

las salidas teniendo as una retroalimentacin. teniendo as una
clasificacin, esta se clasifica en Modelo de Moore que consiste en dos
bloques de lgica combinacional mas un bloque de memoria, el Modelo
de Mealy que consiste en un conjunto de variables de estado, una salida
y una memoria.
Se utilizan diagramas de bloque para representar a un Flip-Flop,
para describir su funcionamiento se utilizan Tablas de estado o tablas de
verdad y ecuaciones caractersticas. Dentro de los Flip-Flop tenemos a
Flip-Flop S-R que estn compuestas de dos compuertas NOR y dos
entradas S y R, Flip-Flop T, Flip-Flop J-K es una mezcla entre el Flip-Flop
S-R y Flip-Flop T, y Flip-Flop D con la funcin de dejar pasar lo que entra
por D, a la salida Q, despus de un pulso del reloj. Se utilizan contadores
secuencia de un tren de pulsos en una de las entradas, estn
construidos a base de Flip-Flop, los contadores se clasifican en
Contadores Binarios creados con secuencias de {., 0, 1, 2,, 2n -1} y

1.9 BIBLIOGRAFIAS
a) Documento PDF:
Sintaxis:
Circuitos secuenciales 3, Tema 6: anlisis y diseo de Circuitos
secuenciales

sncronos

Documento PDF:
Sintaxis:

b) Internet:
http://homepage.cem.itesm.mx/pchavez/material/arqui/Modulos/ModuloVICircuitos
Secuenciales/MaterialCircuitosSecuenciales/FlipFlops/FlipFlops.htm