2.

2 CON LA INFORMACION MOSTRADA DESARROLLAR UN

CUESTIONARIO DE CUANDO MENOS VEINTE PREGUNTAS CON SU
RESPUESTA. UTILIZAR UN COLOR PARA LA PREGUNTA Y OTRO
COLOR PARA LA RESPUESTA

MODELOS PARA CIRCUITOS SECUENCIALES

Representación de diagramas de bloques

Un diagrama de bloques puede definirse como una representación

compuesta de bloques, o de bloques funcionales, que enlazan las
variables del sistema.

En el caso que nos ocupa, hasta el momento la atención se ha

centrado en los circuitos lógicos combinacionales. Como se ha visto,
en este tipo de tipo de circuitos los niveles de salida en un momento
particular dependen de los niveles presentes en las entradas, es
decir, que cualquier condición que el nivel de entrada haya tenido
anteriormente, no tendrá efecto alguno sobre las salidas. Sin
embargo, es importante señalar que la mayoría de los sistemas
digitales integra tanto los circuitos combinacionales como elementos
de memoria para constituirse como circuitos
secuenciales y, en este sentido, tanto su diseño como su operación
se apoyan en el uso de diagramas de bloques que relacionen las
distintas variables del sistema. en la figura siguiente se muestra un
diagrama de bloques de un sistema digital general que combina
compuertas lógicas combinacionales con dispositivos de memoria

La parte combinacional acepta señales lógicas desde las entradas externas y

las salidas de los elementos de memoria. El circuito combinacional opera en
 estas entradas para producir diversas salidas, de las cuales algunas se usan
para determinar los valores binarios que se almacenarán en los

elementos de memoria. Las salidas de algunos de los elementos de

memoria, a su vez, van a las entradas de compuertas lógicas en los
circuitos combinacionales. Este proceso indica que las salidas externas
de un sistema digital son una función de sus entradas externas y de la
información almacenada en sus elementos de memoria.

El elemento más importante de la memoria es el Flip-Flop, el cual

está constituido por un ensamble de compuertas lógicas.

Aunque una compuerta lógica, por sí misma no tiene capacidad para

almacenarlo que sí es posible es conectar varias a la vez, de tal
manera que permitan el almacenamiento de la información. Para
producir los Flip-Flops –cuya abreviatura es FF- se usan varias
configuraciones de compuertas.

En la figura siguiente se muestra el tipo de símbolo general usado

para representar un fiip-flop. El símbolo muestra dos salidas,
designadas Q y Q´. que son opuestas entre sí. Q y Q´

son las binario dentro del círculo. Por ejemplo, el círculo

denominaciones que contiene el número 100 representa el
más comunes para estado 100 (es decir, Q2=1, Ql=0, Q0 = 0).
designar las salidas
de un FF.

tablas de estado
Para mostrar un ejemplo de este tipo de tabla para un circuito secuencial,
considérese un contador de tres bits de módulo 8, es decir, que se trata de un
contador que comienza a contar desde 000 hasta 111 y una vez que llega a esta
última combinación comienza de nuevo en 000 de manera repetitiva hasta que el
sistema se des energiza

La Tabla que aparece enseguida permite ver qué ésta no es sino una opción más
para la representación de los estados en un circuito, aunque básicamente incluye
la misma información que el diagrama
 Latch SET-RESET

Un latch es un elemento biestable, es decir, es un elemento que tiene la capacidad

mínima de memoria porque almaceno bit de información. Hay distintas formas de
implementar un latch, por ello, y dependiendo de
la aplicación y funcionamiento existen latches de varios tipos. El de uso común se
conoce como el SET- RESET o biestable D.
Para implementar un latch SET- RESET(SR) pueden usarse compuertas NOR, o
bien emplear compuertas NAND. Ahora bien, una vez que se define el tipo de
relación -NOR o NAND- se debe construir la Tabla de Excitación correspondiente,
es decir, la tabla en la que se muestre qué entradas hay que introducir en el
biestable para gobernar sus transiciones entre estados.
Dependiendo de la compuerta que se elija para implementar la tabla de excitación
de un biestable D, los datos quedarán de la siguiente manera:
 Tabla de Excitación SR con NOR tabla de Excitación SR con NAND

S R Qn-1
_ _
0 0 Qn Qn-1
S R
0 1 0
0 0 Qn
1 0 1
0 1 0
1 1 Prohibido
1 0 1
1 1 Prohibido

El funcionamiento de muchos sistemas secuenciales puede describirse, al menos

parcialmente, por medio de diagramas de tiempos. La variable de tiempo adquiere
ahora un mayor interés, en razón de que el comportamiento de los circuitos
involucra elementos del pasado y del presente, para determinar el estado hacia el
cual se dirigen.
El resultado de aplicar variables que cambian con el tiempo a un latch SR se
muestra en la siguiente figura:
 Las formas de onda aplicadas a las entradas R y S han sido escogidas con el fin
de ilustrar los diferentes modos de comportamiento del cerrojo, pero pueden
programarse como se desee. Asimismo, es posible suponer un estado inicial para
la salida del circuito: en este caso,0. Sin embargo, los estados subsiguientes que
adopte la salida del sistema, sólo dependerán del estado inicial del que se haya
partido y de las entradas R y S. Es decir, la historia de este circuito está
representada por el valor inicial de su salida.

Para el análisis de los diagramas de tiempo de la figura anterior, se ha supuesto

que el latch utilizado es del tipo RS, que se ha implementado con compuertas
NOR y, en consecuencia, de activación en alto.
De acuerdo con la tabla de verdad, hasta el instante de tiempo t₁, el sistema se
encuentra en estado de reposo y su salida es de 0. Justo en este instante, la
entrada S del dispositivo se lleva hacia “alto", lo que tiene como efecto cambiar su
salida, Q, a 1 lógico. Naturalmente, su salida negada, así que 0’ asumirá el valor
de 0.
En el instante t₂, el nivel lógico a la entrada S cambia a 0, por lo cual sus dos
entradas adoptan niveles lógicos de cero. Esto nuevamente lleva al sistema a su
condición de reposo, y, por tanto, su salida se mantiene igual.
En t₃, la entrada S acepta otra vez un nivel de 1 lógico; la tabla de verdad
especifica que la salida Q del cerrojo debe ponerse en 1. Como su salida ya se
encuentra en 1, no se produce ningún cambio en el estado del latch.
En t₅ la entrada R se lleva a 1 mientras que S se mantiene en 0. El resultado es
que la salida del cerrojo cambia a cero, de acuerdo con su tabla de
funcionamiento.
Posteriormente, en t₆, R adopta de nuevo el nivel bajo, lo que genera una
condición de reposo y el estado a la salida se mantiene igual. Los dos pulsos, o
cambios de estado de R, entre t₆, y t₇, no tienen ningún efecto sobre el circuito,
pues simplemente le ordenan colocarse en 0, situación en la que ya se encuentra
el sistema.
En t₇, el cerrojo recibe nuevamente la orden de ponerse en 1, por lo cual su salida
Q asume el nivel lógico alto. Sin embargo, en t₈, R y S se han activado ambos,
instruyendo al cerrojo a ponerse simultáneamente en 1 y en 0. Esta combinación
de entradas es considerada como ilegal o inválida, y el efecto sobre la salida del
cerrojo es impredecible.
Conviene notar que en el diagrama de tiempos que se viene
analizando, se han asumido cerrojos ideales cuya respuesta es
instantánea, y por consiguiente, los cambios en el estado del sistema
coinciden exactamente con los instantes de activación de las
entradas correspondientes.

Latch SET-RESET con estructura NOR

Los dispositivos que estabilizan en un solo estado lógico no resultan de mucha

utilidad, excepto en situaciones de diseño excepcionales. En cambio, si se
combinan las características de los dos cerrojos descritos anteriormente en un
solo circuito, es posible obtener como resultado la opción de llevar la salida del
sistema a uno de los dos estados estables posibles, 0 ó 1: una compuerta NOR
con sus dos entradas conectadas entre sí para emular el funcionamiento del
inversor. El circuito se muestra en la figura (A) de la siguiente hoja; como se
advierte en ella, el comportamiento de este circuito continúa siendo el de un
latch-reset.

Si a ese circuito se le desconecta la entrada inferior de la compuerta N2, tal y

como se muestra en la figura (B), entonces se dispondrá de una entrada de
reset al latch. De esta manera se ha creado una latch o cerrojo SET-RESET o
un latch SR.
En la figura (C) se muestra el mismo circuito de la figura (B), pero
presentado de tal manera que se destaca la interconexión de las
salidas con las entradas. Conviene hacer notar que los dos circuitos
son equivalentes en todo sentido. En figura (D) se muestra la
representación simbólica del circuito implementado por las dos
compuertas NOR.
Latch SET-RESET con estructura NAND
 También es posible implementar un circuito de comportamiento similar al latch
RS que se describió anteriormente, pero utilizando ahora compuertas NAND.
En la figura se muestra cómo se pueden interconectar dos compuertas NAND
para obtener resultados similares.

El comportamiento de un circuito como éste es idéntico al que se implementa

mediante las compuertas NOR, excepto porque que las entradas R y S resultan
de activación en bajo. Esto significa que se desea llevar el latch a 1, será
necesario conectar un 0 a la entrada S (activarla en bajo), mientras que la
entrada R debe llevarse a 1 (desactivarla). La condición de reposo

ahora corresponderá a R=1 y S=1, mientras que la combinación

prohibida será S=O y R=0.

Latch con retardo

Tabla de excitación

En el esquema que aparece enseguida, se muestra la tabla de verdad que resume

el funcionamiento del cerrojo D con su correspondiente diagrama de estados.
Al analizarla se puede observar que la operación de este cerrojo es mucho más
sencilla que la del RS, ya que el estado de su salida se determina por una sola
variable de control, D, siempre y cuando el cerrojo se encuentre habilitado por una
señal alta en la entrada C. Es decir, el estado del cerrojo se determina por el valor
de D, siempre y cuando el cerrojo se encuentre habilitado para cambiar.
En el diagrama de tiempos de la siguiente figura se muestra una secuencia de
eventos que ilustran la operación del cerrojo

En este diagrama se puede observar que antes del momento t1 el estado del
cerrojo es tal que su salida, Q, presenta un valor de 1, mientras que su entrada de
habilitación, C, se encuentra a nivel bajo, inhibiendo así los cambios de estado en
el cerrojo; en consecuencia, el estado del cerrojo se mantiene así hasta en tanto
no se produzca la activación de C.
Ahora, entre t1 y t2, se ha producido la activación de C, lo que causa que el
cerrojo esté en disposición de seguir los valores presentes a su entrada D. En
este intervalo D=0, por lo que este.
valor es transferido a su salida, haciéndola igual a 0.
Entre t2 y t3 se presenta un pulso de valor igual a 1 en D; sin embargo, el cerrojo
no está en disposición de atender la solicitud de cambio ya que su entrada de
habilitación está desactivada. En consecuencia, el pulso en D es ignorado y el
latch mantiene su estado.
Ahora, entre t3 y t6, el nivel en C se hace alto, con lo cual el cerrojo se habilita,
quedando así en capacidad de seguir las variaciones de valores a su entrada D;
es así como su salida, Q, sigue fielmente las variaciones presentes desde su
entrada.
Para consolidar la comprensión de lo que es el latch D, uno de los más útiles y
usuales en la implementación de circuitos digitales., se recomienda al lector
continuar el análisis del diagrama hasta concluir toda la secuencia
Funcionamiento del circuito

En esta figura se representa el símbolo lógico del latch D, así como su

implementación a partir de un cerrojo RS convencional.

en esencia, el latch D es el mismo cerrojo RS con habilitación, con la diferencia

de que la entrada R al cerrojo se ha hecho igual a la entrada S negada. Como
resultado, el conjunto cerrojo-inversor sólo presenta dos entradas que son la D
y la de habilitación C.

El inversor utilizado para generar la entrada R ayuda además para eliminar la

ambigüedad resultante de activar simultáneamente las dos entradas del
cerrojo.

Por ejemplo, supóngase que se desea almacenar el número 1 en un latch D.

Para el efecto, simplemente se coloca el valor de 1 en la entrada D, mientras
que simultáneamente se habilita al cerrojo para recibir datos con una señal de
1 en su entrada C. La coincidencia de estas dos señales produce como
resultado que la salida del cerrojo adopte el nivel lógico de 1. Una vez el cerrojo
haya adoptado su nuevo nivel, las señales que lo indujeron, en D y en C,
pueden retirarse. El cerrojo mantendrá su estado mientras no se le ordene lo
contrario