1.4.

Metodología

El siguiente plan de trabajo será implementado para alcanzar los objetivos específicos
descritos en la sección 1.3. El plan de trabajo está dividido en tareas y subtareas (T), hitos
(H) y entregables (E).

TAREA 0: Gestión del proyecto, coordinación y documentación.

Este es el trabajo cotidiano requerido para garantizar la culminación del proyecto

satisfactoriamente. Abarca lo relacionado con actividades internas como reuniones,
seguimiento de las acciones, relación con proveedores, etc. Esta actividad también
incluye la preparación de los reportes de seguimiento para el cierre del año administrativo,
finalmente se concluirá con un trabajo final de documentación para registrar los resultados
del proyecto.

H0.1: Reuniones de coordinación.

E0.1: Minutas de reunión y reportes de seguimiento interno.

E0.2: Reporte final del proyecto.

TAREA 1: Estudio de los requisitos generales para los nodos de aceleración.

Se realizará un análisis general del estado del arte de los centros de datos basados en
FPGAs para la aceleración de servicios y reducción del consumo energético, dicho
estudio permitirá determinar los requerimientos a ser cubiertos por el nodo a ser diseñado
en este proyecto. Esta tarea se divide en las siguientes subtareas:

T1.1. Estado de la tecnología en los centros de datos basados en FPGAs para la

aceleración de servicios KVS y reducción del consumo eléctrico. Se revisará la
última tendencia en nodos de aceleración de alto rendimiento. Prestando especial
atención en los nodos de alto rendimiento para la aceleración de servicios de
almacenamiento clave-valor (KVS, key-value store), algoritmos de reconfiguración,
rendimiento, consumo, etc.

T1.2. Definición de requerimientos, consumo, rendimiento, latencias y tolerancia a

fallos de los nodos de aceleración de alto rendimiento. En adición a los
requerimientos eléctricos, también se analizarán parámetros relacionados con la
confiabilidad y tolerancia a fallos.

H1.1. Definición de requerimientos de los nodos de aceleración de alto rendimiento KVS.

E1.1. Revisión del estado de la tecnología de los centros de datos basados en FPGAs
para la aceleración de servicios y reducción del consumo eléctrico.

E1.2. Reporte estableciendo los requerimientos de los nodos de aceleración de alto

rendimiento KVS.
TAREA 2: Análisis de los diferentes algoritmos de aceleración y simulación.

T2.1. Análisis y simulación de los algoritmos de lógica reconfigurable. Serán

estudiados los diferentes algoritmos de aceleración y posteriormente se realizarán
simulaciones Matlab/Simulink para los cada uno de estos.

T2.2. Definición del algoritmo para el nodo de aceleración KVS de alto rendimiento.
Basados en los resultados de las simulaciones realizadas en la tarea T2.1, se
seleccionará el algoritmo más apropiado para el nodo de aceleración, teniendo como
criterios de selección la eficiencia energética y el rendimiento (% de aceleración).

H2.1. Definición de los algoritmos para los nodos de aceleración KVS.

E2.1. Desarrollo de simulaciones (Matlab / Simulink) de los distintos algoritmos.

E2.2. Reporte de resultados de las simulaciones, con discusión de los resultados.

E2.3. Justificación de la selección del algoritmo para nodos de aceleración.

TAREA 3: Modelado y caracterización de diferentes flujos de datos en servidores

KVS.

Se revisarán los diferentes flujos de datos presentes en los servidores KVS para su
posterior caracterización y modelado de forma tal que se pueda evaluar las
características del nodo en diferentes contextos de datos.

T3.1. Análisis y caracterización de los flujos de datos Se estudiarán los diferentes

flujos de datos de los servidores KVS para extraer caracteristicas predominantes que
permitan realizar una clasificación de los mismos para su posterior modelado.

T3.2. Modelado y simulación de los diferentes flujos de datos. Una vez se han
caracterizado los diferentes flujos de datos se realiza el modelado del mismo en
Matlab/Simulink de manera que se puedan simular diferentes situaciones o contextos de
datos de los servidores KVS y así poder determinar y comprobar el funcionamiento del
nodo en presencia de diferentes flujos de información.

H3.1. Desarrollo y validación de flujos de datos modelados por software.

E3.1. Reporte de resultados de la caracterización y modelado de los flujos de datos.

E3.2. Reporte comparativo entre los flujos de datos modelados (simulación) y los flujos de
datos reales.

TAREA 4: Valoración de los algoritmos de aceleración en diversas tarjetas de

evaluación con diferentes tecnologías (microprocesadores, ASIC y FPGAs).
Tarjeta con MPSoC y PCI: El MPSoC importante para correr un SO:

zcu106: https://www.xilinx.com/products/boards-and-kits/zcu106.html

Tarjetas con Kintex Ultrascale :

https://www.xilinx.com/products/boards-and-kits/1-qvqxu5.html

https://www.xilinx.com/products/boards-and-kits/1-5of5cm.html

https://www.xilinx.com/products/boards-and-kits/1-1177caw.html

T4.1. Advanced modulation techniques in electronic converters. The inverter model

selected and partially developed in T2.1 and T2.2 will be completed with advanced
modulation techniques. Hybrid modulation techniques will be developed that allow the
optimal operation of the converter within the entire operation range. Such hybrid
techniques include several modulation techniques, whereby the most appropriate
modulation technique is activated as a function of the operating point.

T4.2. Research on novel multiphase propulsion system control strategies. In this

task, accurate electric machine models will be developed (once the machine technology
has been selected), and the most appropriate modeling approaches will be studied and
implemented. As a second step, this task will focus on improving the most desired features
of the propulsion system by using state of the art novel control strategies, i.e., high speed
operation, improved power density (exploitation of additional degrees of freedom in MTPA
and field weakening) and fault tolerance (under power converter open switch or machine
winding faults).

T4.3. Simulation of topologies and selected devices, and performance analysis. The

model developed in T2.1, T2.2, T4.1 and T4.2 will be completed with the model of the
devices characterized in T3.3 and T3.4, as well as with the control and modulation
strategies studied in T4.1 and T4.2. The resulting model will be simulated in
Matlab/Simulink to verify that the requirements set by a standard vehicle are met.

H4.1. Model of the multiphase system, including a reliable model of the motor.

H4.2. New modulation algorithms to improve the efficiency of the converter.

H4.3. New control algorithms for high-speed efficient operation.

H4.4. Novel fault tolerant control algorithms for multiphase drive systems.

E4.1. Simulation models of propulsion systems having modulation and control solutions.
TAREA 5: Análisis y simulación de las diferentes interfaces de lógica reconfigurable
en nodos aceleradores de hardware.

T5.1. Estudio de las diferentes interfaces de lógica reconfigurable. Serán analizados

las diferentes interfaces de lógica reconfigurable utilizadas en nodos aceleradores (por
ejemplo, DyRACT, RACOS, MWS, etc), haciendo énfasis en RACOS debido a que podría
brindar mayor posibilidad de mejoras en términos de eficiencia energética y rendimiento.
Finalmente se realizarán simulaciones haciendo pasar los diferentes flujos de datos
caracterizados en T3.

T5.2. Definición de la interfaz lógica reconfigurable. Basados en los resultados de las

simulaciones realizadas en la tarea T5.1, se seleccionará la interfaz de lógica
reconfigurable más apropiada para el nodo de aceleración.

H5.1. Definición de la interfaz de lógica reconfigurable para los nodos de aceleración.

E5.1. Desarrollo de simulaciones para las distintas lógicas reconfigurables, variando el

flujo de datos.

E5.2. Reporte de resultados de las simulaciones, con discusión de los resultados.

E5.3. Justificación de la selección de la interfaz de lógica reconfigurable.

TAREA 6: Diseño y fabricación del hardware.

T6.1 Diseño del sistema

T6.1.1 Selección de componentes

Acorde a las especificaciones requeridas, rangos de tensión, temperaturas,

tolerancias,Protecciones, filtros, alimentaciones redundantes, normativas a
cumplimentar etc…

T6.1.2 Esquemático

Plasmar el diseño en un software de edición esquemática, como OrCAD Capture

17.2 y generar el bill of materials para su compra.

T6.1.3 Creación del PCB

Creación de huellas y rutado del PCB en un software de edicion PCB como el

OrCAD PCB Editor 17.2
T6.2 Fabricación

T6.2.1 Fabricación del PCB en una empresa especializada que cumpla con las
especificaciones requeridas

T6.2.2 Compra de componentes para el montaje del prototipo

T6.2.3 Montaje del PCB en una empresa especializada

T6.3 Validación HW

Se trata de validar la funcionalidad de los diferentes elementos hw que componen el

sistema, no la validación de los algoritmos. Por ejemplo:

- Power ok
- Memorias ok
- Líneas de alta velocidad ok

y asi sucesivamente con todos los elementos

Parallel to the development of the converter, the integral design of each firing board will be
addressed, i.e. the interface between the control board and the power module. Because of
the higher switching frequencies, SiC- and GaN-based driver boards are different from
their conventional counterparts aimed at Si-based IGBTs. These differences make it
necessary to particularize the design, which will be done as follows:

T6.1. Analysis of the driver topologies of power semiconductors. This subtask will
analyze the various driver topologies, bearing in mind aspects as: a) Protections:
protections against overvoltages and overcurrents caused by parasitic elements present in
the circuits will be analyzed; then, it will be studied whether to incorporate external
protections (in addition to the built-in internal protections already present). b) Dead-time:
The ability of the driver to introduce a dead time in order to have to incorporate or not an
additional external circuit that takes care of it will be considered. c) Isolation: Depending on
the application specifications, the required isolation between high-voltage and low-voltage
zones will be taken into account. d) Number of channels: some drivers are able to fire just
one device, whereas other drivers can fire two or even three. e) Output current: it may be
necessary to incorporate current-amplifying stages that guarantee the fast switching of the
devices, thus avoiding excessive switching losses.

T6.2. Simulation of power semiconductor device switching to be used in EV power

converters. The simulations will be carried out using ADS, as this software not only can
emulate the behavior of the electronic devices on the driver board, but also the board’s
layout, as well as the power semiconductors characterized in T3. As a result, the entire
switching chain will be taken into account, including the parasitic effects.

T6.3. Simulation and design of protection systems. This subtask will perform
simulations of the protection circuits, such as "desaturation protection", "active Miller
clamping", "active clamping", "gate clamping", etc. These protections will be merged with
those that are likely to be already present in the selected drivers (UVLO, overtemperature,
suppressor of glitches produced by electromagnetic noise, etc.). The simulation will
consider the semiconductors themselves, operating frequencies, parasitic effects of the
converter, etc. The protection systems will be designed according to the simulation results
obtained.

T6.4. Component selection for the driver stage. Considering the requirements of each
firing stage, the following components will be selected: a) Isolated drivers (as a function of
the switching frequency of the application, propagation times, consumption, output current
values, power per modulation period to be delivered to the semiconductor gates, intrinsic
protections of the integrated circuit, etc.); b) Isolated DC / DC sources; c) Fault-processing
circuits; d) Ancillary circuitry for dead-time generation (if the topology of the converter so
requires); e) Design of auxiliary circuitry for the correct operation of the input supplies of
isolated DC / DC sources, drivers, etc. so that the semiconductors operate in safe
switching zones and out of the linear area; e) Design of auxiliary circuitry for the
acquisition of voltage, current and temperature values provided by the respective sensors.

T6.5. Design, manufacturing and validation of printed circuit boards. In the design of
power modules, the printed circuit board (PCB) constitutes a critical element from four
perspectives: electrical, thermal, electromagnetic and reliability. The characteristics
imposed in this type of electronic design makes it necessary to thoroughly study and
model the PCB, so that all such four aspects can be evaluated and traded off. From an
electrical point of view, not only must the electrical connectivity be guaranteed, but the
model must also provide accurate information on the introduced parasitic elements
(capacitive and inductive), effects such as irregular current density distribution, e.g. skin
effect, and others. Then, the generated PCB model will also make it possible to determine
the thermal and electromagnetic behavior of the circuit. Finally, it is important to point out
that the required manufacturing processes will not be standard yet, since the techniques
and materials involved differ from those of normal consumer electronics, and are critical in
the reliability of the design. Therefore, an exhaustive study of such processes is required,
which will influence the design solutions adopted.

H6.1. Design, manufacturing and validation of a specific driver board aimed at WBG
devices.

E6.1. State of the art of switching topologies for WBG devices.

E6.2. Simulation model of the power module and driver PCB set using ADS.

E6.3. Schematic files and bill-of-materials of the proposed solutions.

E6.4. Report on the PCB designs performed

E6.5. Driver board manufactured.

E6.6. Results report on switching and EMI tests.

TAREA 7: Demostración y validación del nodo acelerador.

T7.1 Integración del nodo de aceleración hardware con el servidor KVS.

Una vez construido el nodo prototipo lo siguiente es integrarlo en un servidor KVS. El

resultado de esta integración será un demostrador que permitirá experimentar con
aspectos de rendimiento, eficiencia y calidad de servicio en servidores KVS.

T7.2. Análisis e interpretación de los resultados obtenidos con el demostrador.

Se llevará a cabo un análisis en términos de rendimiento, calidad del servicio y eficiencia.

También se someterá al nodo a diferentes flujos de datos para emular situaciones reales
de los servidores KVS. Los resultados serán comparados con las simulaciones realizadas.

H7.1. Integración del nodo de aceleración en un servidor KVS.

E7.1. Reporte de resultados del nodo acelerador de alto rendimiento.

TAREA 8: Difusión de resultados.

Esta tarea se centra en la difusión de los resultados obtenidos, principalmente en

conferencias y revistas, pero también como divulgación en eventos y revistas de ciencia
popular. Esta tarea abarcará los tres años completos del proyecto.

M8.1: Revisión anual de publicaciones. Publicación de la programación y eventos de

difusión.

D8.1: Lista de contribuciones publicadas y eventos de difusión atendidos durante el

proyecto.