UNIVERSIDAD TECNOLÓGICA

DE COAHUILA

Dispositivos Digitales Programables

Unidad 2 (SABER): Sistemas Digitales

Embebidos en PLD's.

ALUMNO: Eddy David Zacarias Marin

GRUPO: 10IMTB

M.C. Eduardo Alamilla Esquivel

 INDICE

I. De acuerdo a la Industria 4.0 explicar diseño de sistemas

combinacionales y secuenciales embebidos en PLD. ............................................ 3

II. Explicar el diseño de máquinas de estados en PLD's. .................................... 7

III. De acuerdo a la Industria 4.0 explicar funcionamiento de los bloques

funcionales en PLD. ........................................................................................................ 11

IV. REFRENCIAS ......................................................................................................... 14

I. De acuerdo a la Industria 4.0 explicar diseño de sistemas
combinacionales y secuenciales embebidos en PLD.

Los sistemas combinacionales están formados por un conjunto de compuertas

interconectadas cuya salida, en un momento dado, esta únicamente en función de
la entrada, en ese mismo instante. Por esto se dice que los sistemas
combinacionales no cuentan con memoria.

Un sistema combinacional puede tener n entradas y m salidas.

Un sistema secuencial puede ser visto como una “caja negra”, en cuyo interior hay
compuertas lógicas, que representan una ecuación de conmutación.

Las condiciones superfluas corresponden a aquellos casos en que las

combinaciones de variables de entrada no pueden ocurrir.

Por ejemplo, si se quiere construir un circuito combinacional para convertir números

que están en BCD (de 4 bits), a siete salidas que representan los segmentos de un
display.
Los sistemas combinacionales relativamente pequeños (menores a 100
compuertas), pueden ser construidos con compuertas convencionales. Típicamente
se utilizan ´únicamente compuertas NAND o NOR.

A medida que aumenta la cantidad de compuertas, nos vemos en la necesidad de

construir dispositivos lógicos altamente integrados (VLSI). Los dispositivos VLSI
consideran una disminución en el tamaño (físico) final de la solución, en el costo por
densidad de compuertas y en la latencia del circuito combinacional (debido a que
las interconexiones internas son más rápidas) . Sin embargo, es necesario construir
un chip distinto, según sea la aplicación, por lo que los costos en diseño son
bastante altos.
Sistemas Secuenciales

Los sistemas secuenciales en cambio, son capaces de tener salidas no solo en

función de las entradas actuales, sino que también de entradas o salidas anteriores.
Esto se debe a que los sistemas secuenciales tienen memoria y son capaces de
almacenar información a través de sus estados internos.

Sin embargo, en los sistemas digitales, es indispensable el poder contar con

memoria o bien, con estados internos. De esta manera se puede actuar en base a
la historia.

En general, un circuito secuencial está compuesto por circuitos combinacionales y

elementos de memoria. Se dice que en un circuito secuencial la salida actual
depende de la entrada actual y del estado actual del circuito.

La parte combinacional del circuito acepta entradas externas y desde los elementos
de memoria. Algunas de las salidas del circuito combinacional se utilizan para
determinar los valores que se almacenaran en los elementos de memoria. Las
salidas del sistema secuencial pueden corresponder tanto a salidas del circuito
combinacional, como de los elementos de memoria.
Flip-Flop

Estos elementos de memoria son representados mediante unos dispositivos

llamados Flip-Flop.

Los FLIP-FLOP (FF) están constituidos por una combinación de compuertas

digitales. Estas compuertas están conectadas de tal manera que es posible
almacenar información.

Estas compuertas están realimentadas y deben lograr cierta estabilidad para poder
almacenar información.

Como se dijo anteriormente, estos dispositivos son capaces de almacenar

información, mediante estados. Se puede decir que en un sistema secuencial las
salidas están en función de las entradas y de un vector de estados. Los estados
están dados por la información que almacenan los Flip-Flop, por lo que, si alguno
de ellos cambia, se puede decir que ha cambiado el estado del sistema secuencial.
Como los Flip-Flop se encuentran sincronizados, los cambios de estado solo
pueden ocurrir en los cantos de bajada de la señal CLK.
II. Explicar el diseño de máquinas de estados en PLD's.

Máquina de estados finitos

Una máquina de estados finitos es un sistema sincrónico (gobernado por un reloj),

el cual tiene un número fijo de estados, una cantidad de transiciones o saltos entre
estados, los cuales son gobernados por unas entradas que pueden o no influir
directamente en las salidas del sistema [5], estas salidas pueden ser totalmente
combinatorias figura 1 (a) o pueden tener un registro a la salida para evitar instantes
de tiempo inesperados «glitch» [1]figura 1 (b),

Caracterización de las máquinas de estados

Cuando se diseña una máquina de estado se pueden tener en cuenta varios

factores, entre los cuales están la cantidad de estados, la geometría de la máquina
como tal y la codificación de los estados, seguramente se lograrían mejores
resultados en cuanto a la optimización del hardware, si el diseñador se detuviera un
instante a verificar el tipo de máquina de estado la cual quiere implementar. A
continuación, se muestran algunas caracterizaciones de las máquinas de estados
logradas a través de la práctica. [6-9], estas caracterizaciones no se encuentran en
ninguna literatura formal, y son un posible objeto de estudio de un trabajo posterior.
Caracterización en dependencia de su geometría

Lineal: en este tipo de máquinas los estados están geométricamente alineados uno
después del otro, son ideales para procesos de comunicaciones, en que el reinicio
depende de una señal externa. En la figura 2, se muestra un diagrama ejemplo de
una máquina lineal.

Multicolumna: son máquinas de estados donde existe un punto que se bifurca

dependiendo de las señales de entrada y cada brazo retorna a un estado inicial. Es

usado típicamente para las unidades de control de procesos complejos.

Pasos para la implementación de una máquina de estados en general

A partir de la caracterización, se plantea la siguiente metodología de diseño de

máquinas de estados con la cual se podría lograr reducción de hardware, todo esto
se realizó sobre los parámetros de la metodología Top-Down:

• Diseño del diagrama de estados. En este paso el diseñador, debe dibujar el

diagrama de estados examinando si hay estados repetidos, o señales que se
comporten igual utilizando solo una de ellas, o si la máquina es de mucha
complejidad y lo apropiado es subdividirla.

• En seguida el diseñador observando el diagrama de estados, puede determinar

su tamaño, forma y número de estados y salidas como principales características.
En este paso es donde el usuario debe determinar si vale la pena realizar la
descripción por código o simplemente, se debe utilizar una herramienta CAD que
arroje una descripción estándar. También las herramientas poseen estándar.

El diseñador tomando en cuenta las características de la máquina de estados y el

reporte de la herramienta CAD usada debe tener en cuenta las siguientes
recomendaciones:

• Ocupa muchos Flip-flops: debería tratar de codificar los estados por código,
contemplar la posibilidad de utilizar una ROM (como se muestra
posteriormente).
• Las salidas presentan Glitch: el diseñador debería realizar la lógica de salida,
donde la salida que presente problemas se encuentre en un proceso
dependiente del reloj.
• Ocupa muchas LUT o compuertas: El diseñador debería utilizar una
codificación One-hotóTwo-hot.
Si el usuario considera que los resultados siguiendo los pasos anteriormente
descritos no son satisfactorios o simplemente la máquina de estados descrita es
considerada grande en cuanto a la cantidad de estados [14-16] se muestran un par
de arquitecturas posibles en la figura 7 para este tipo de máquinas de estados, que
son muy apropiadas cuando se trabaja con FPGA ya que se pueden implementar
con lógica distribuida «LUTs» o con los Bloques RAM/ROM que posee cualquier
dispositivo de Xilinx que fácilmente se puedan convertir en ROM [2]

Las máquinas de estados fueron implementadas en dispositivos de la familia

Spartan 3E y Spartan 3AN y probados con los siguientes sistemas de desarrollo:
Spartan-3A/3AN FPGA Starter Kit, Spartan-3E FPGA Starter Kit y Basys II, estas
FPGA poseen entre 6 y 20 bloques RAM/ROM que funcionan a la máxima velocidad
del dispositivo.
III. De acuerdo a la Industria 4.0 explicar funcionamiento de los
bloques funcionales en PLD.

MAX 7000 CPLD.

Para realizar funciones lógicas, en los dispositivos MAX 7000 se utilizan células
EEPROM. Debido a la participación de iteraciones, los dispositivos MAX 7000 se
reprograman. Los dispositivos de la familia MAX 7000 se combinan en grupos
conocidos como bloques de matriz lógica. Para construir circuitos lógicos
complejos, la macrocélula se complementa con términos de productos. La familia
MAX 7000 proporciona optimización programable de velocidad/potencia. Las
características de esta familia de CPLD son:

1) Arquitectura MAX de segunda generación y alto rendimiento,

2) Prueba de escaneo de límites JTAG incorporada,
3) Familia EPLD completa,
4) Flip-flops de macrocelda programables con controles individuales y 4) Modo
de ahorro de energía programable en cada macrocelda.

La arquitectura del MAX 7000 incluye:

1) bloques de matriz lógica,

2) macro celdas
3) términos de productos de expansión,
4) matriz de interconexión programable
5) bloques de control de entrada/salida. La arquitectura MAX 7000 se basa en
bloques de matriz lógica de alto rendimiento que consisten en matrices de 16
macro celdas.
Los bloques de matriz lógica están vinculados entre sí con la matriz de
interconexión programable. La macrocelda MAX 7000 configurada para operación
lógica secuencial y combinacional. En la macrocelda MAX 7000, la lógica
combinacional se implementa en la matriz lógica y proporciona cinco términos de
producto por macrocelda. Aquí, la lógica se enruta entre los bloques de matriz lógica
a la matriz de interconexión programable. Las señales requeridas por cada bloque
de matriz lógica se enrutan desde la matriz de interconexión programable al bloque
de matriz lógica.

La celda EEPROM controla una entrada a una puerta AND de 2 entradas y

selecciona una señal de matriz de interconexión programable para conducir al
bloque de matriz lógica. El bloque de control de E/S para la familia MAX 7000 lleva
a la configuración de pines de E/S para entrada, salida, o funcionamiento
bidireccional. Los pines de E/S tienen un búfer de tres estados para controlar las
señales de salida globales. El bloque de control de E/S de los dispositivos tiene dos
señales de habilitación de salida global.
Bloques funcionales del MAX 7000 CPL

Un CPLD es un circuito integrado que consiste en un número de bloques lógicos

parecidos a un PAL, incluyendo además una matriz programable de interconexiones
entre estos bloques. Algunos CPLDs se basan en la arquitectura del PAL, en cuyo
caso cada macrocelda contiene un flip flop y una compuerta OR, cuyas entradas
están asociadas a un arreglo de compuertas AND fijo, mientras que los CPLDs que
sebasan en PLAs cada salida de compuertas AND en un bloque se puede conectar
a la entrada de cualquier compuerta OR en ese bloque.

Los más grandes fabricantes de CPLDs hoy en día son Xilinx, Altera, Lattice
Semiconductor, Cypress y Atmel. Algunos de estos vendedores especifican sus
productos en términos de cantidad de compuertas, mientras que otros lo hacen en
términos de elementos lógicos.
 IV. REFRENCIAS

https://users.dcc.uchile.cl/~clgutier/Capitulo_4.pdf

file:///C:/Users/Dani/Downloads/Dialnet
ImplementacionDeMaquinasDeEstadoBasadasEnRomEnDisp-5038459.pdf

https://www-electronics--tutorial-net.translate.goog/Programmable-Logic-Device-
Architectures/CPLD/Altera-MAX-7000-
CPLD/?_x_tr_sl=en&_x_tr_tl=es&_x_tr_hl=es&_x_tr_pto=sc