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2008
III
el Captulo 4, mientras otra tcnica con mayor alcance se presenta en el Cap-
tulo 5, donde est todo lo relacionado con las redes de Petri y su orientacin al
modelamiento, diseo y validacin de automatismos.
Finalmente, en el Captulo 6, se trata el Estndar IEC 61131-3 el cual presen-
ta las diversas tcnicas de programacin ms usadas para la implementacin
de automatismos con la motivacin de brindar una metodologa que permita
la portabilidad e interoperabilidad de los diversos sistemas existentes.
IV
Notaciones
Notacin Significado
Texto en cursiva Resalta palabras claves
a, b, c, di Constantes
w, x, y, z, xi , i , , Variables
J, K, L Relatores
f , g, h Denotan una funcin
| Descriptor
{e1, e2, , en} Conjunto en notacin por extensin
Unin de conjuntos
Interseccin de conjuntos
Conjunto vaco
H Funcin Booleana
Conectiva lgica AND
Conectiva lgica OR
Conectiva lgica NOT
Conectiva lgica XOR
Conectiva lgica NXOR
Conectiva lgica de implicacin
Conectiva lgica de coimplicacin
L Lenguaje formal de primer orden
L
Lenguaje formal sin descriptor
Cuantificador existencial
Cuantificador universal
Pertenencia
F Expresin Booleana
F
d Expresin Booleana Dual
m Sumatoria de mintrminos
M Productoria de maxtrminos
d Trminos Dont Care o no importa
Q(t) Estado presente en una memoria
Q(t + 1) Estado siguiente en una memoria
V
Notacin Significado
NA Contacto normalmente abierto
NC Contacto normalmente cerrado
A, B, M, N Contactor
CR, CR, CRB Rel
TR Rel de temporizacin
TR ON Rel de temporizacin al trabajo
TR OFF Rel de temporizacin al reposo
TA Contacto temporizado a la apertura
TC Contacto temporizado al cierre
CRc Rel de campo
CRsc Rel de sobrecarga
RdP Red de Petri
P Conjunto de lugares de una RdP
pi i-simo lugar de una RdP
T Conjunto de Transiciones de una RdP
tj j-sima transicin de una RdP
F (P x T ) (T x P ) Conjunto de arcos de una RdP
W : F {1, 2, 3, ...} Funcin de peso en los arcos de una RdP
M0 Marcado inicial de una RdP
Mn n-simo marcado alcanzable de una RdP
M (pi ) Valor del marcado en el i-simo lugar
N = {P, T, F, W } RdP sin marcado inicial
P N = {N, M0 } RdP con marcado inicial
(pi , tj ) = w (pi , tj ) Funcin de incidencia previa
(tj , pi ) = w (tj , pi ) Funcin de incidencia posterior
Vector secuencia de disparo
N G = {P, T, , } RdP generalizada
Nmero arbitrariamente grande de marcas
G = {V, E} Grfico de cobertura
PN Subred de Petri
C+ Matriz de incidencia posterior
C Matriz de incidencia previa
C Matriz de incidencia
c+ij Elemento ij de C+
cij Elemento ij de C
cij Elemento ij de C
VI
Notacin Significado
Vector anulador derecho de C
Vector anulador izquierdo de C
i i-simo elemento de
i i-simo elemento de
N Gd RdP dual de N G
Cd Matriz de incidencia de una RdP dual
Soporte del T-invariante
Soporte del P-invariante
CONSTRUCTOR Palabra reservada IEC 61131-3
IF THEN Palabra reservada resaltada
Texto a ingresar Texto cdigo IEC 61131-3
VII
VIII
ndice General
1. INTRODUCCIN 1
IX
3.4.2. Diagrama de Estados . . . . . . . . . . . . . . . . . . . . 46
3.4.3. Dispositivos de Memoria . . . . . . . . . . . . . . . . . . 47
3.4.3.1. Latch Set-Reset . . . . . . . . . . . . . . . . . . . 48
3.4.3.2. Latch SCR . . . . . . . . . . . . . . . . . . . . . . 51
3.4.3.3. Latch D . . . . . . . . . . . . . . . . . . . . . . . 52
3.4.3.4. Flip-Flop SR . . . . . . . . . . . . . . . . . . . . 53
3.4.3.5. Flip-Flop D . . . . . . . . . . . . . . . . . . . . . 54
3.4.3.6. Flip-Flop JK . . . . . . . . . . . . . . . . . . . . . 55
3.4.3.7. Flip-Flop T . . . . . . . . . . . . . . . . . . . . . 56
3.4.4. Implementacin de Automatismos Secuenciales . . . . . 56
3.5. Ejercicios Propuestos . . . . . . . . . . . . . . . . . . . . . . . . . 62
4. LGICA CABLEADA 67
4.1. Dispositivos de Mando y Control . . . . . . . . . . . . . . . . . . 67
4.1.1. El Contactor . . . . . . . . . . . . . . . . . . . . . . . . . . 67
4.1.1.1. Categoras Segn el Empleo . . . . . . . . . . . 70
4.1.2. El Rel . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71
4.1.3. Rel de Enclavamiento . . . . . . . . . . . . . . . . . . . . 71
4.1.4. Contactor con Bobina de Autorretencin . . . . . . . . . 71
4.1.5. Rel de Temporizacin al Trabajo (Rel Tipo ON) . . . . 71
4.1.6. Rel de Temporizacin al Reposo (Rel Tipo OFF) . . . . 72
4.1.7. Rel de Temporizacin al Trabajo y al Reposo . . . . . . . 73
4.1.8. Elementos de Mando . . . . . . . . . . . . . . . . . . . . . 73
4.2. Funciones Bsicas de Lgica Cableada . . . . . . . . . . . . . . . 74
4.2.1. Funcin Interruptor y Funcin Sello . . . . . . . . . . . . 74
4.2.2. Funcin Detector de Flancos . . . . . . . . . . . . . . . . 75
4.2.3. Funcin Toggle . . . . . . . . . . . . . . . . . . . . . . . . 76
4.2.4. Funcin Memoria Biestable . . . . . . . . . . . . . . . . . 77
4.2.5. Funcin Tren de Pulsos . . . . . . . . . . . . . . . . . . . 78
4.2.6. Funcin Refresco . . . . . . . . . . . . . . . . . . . . . . . 79
4.2.7. Funcin Simulacin de Rel Tipo OFF con ON . . . . . . 80
4.2.8. Funcin Simulacin de Rel Tipo ON con OFF . . . . . . 80
4.2.9. Funcin Contador . . . . . . . . . . . . . . . . . . . . . . 81
4.3. Lgica de Conmutacin con Lgica Cableada . . . . . . . . . . . 81
4.4. Diseos Bsicos en Lgica Cableada . . . . . . . . . . . . . . . . 84
4.4.1. Activacin Alternada de Cargas . . . . . . . . . . . . . . 84
4.4.2. Encendido Secuencial de Cargas . . . . . . . . . . . . . . 86
4.4.3. Arranque de Motor DC en Derivacin . . . . . . . . . . . 88
4.4.4. Arranque de Motores Trifsicos . . . . . . . . . . . . . . . 90
4.4.4.1. Arranque Estrella-Delta con Transicin Abierta 90
4.4.4.2. Arranque Estrella-Delta con Transicin Cerrada 91
4.4.5. Inversin de Giro en Motores . . . . . . . . . . . . . . . . 92
4.5. Ejercicios Propuestos . . . . . . . . . . . . . . . . . . . . . . . . . 93
X
5. Redes de Petri 99
5.1. Marco Introductorio . . . . . . . . . . . . . . . . . . . . . . . . . 99
5.2. Definicin y Presentacin de las RdP . . . . . . . . . . . . . . . . 100
5.3. Tipos de Transiciones y Lugares . . . . . . . . . . . . . . . . . . . 102
5.4. Alcanzabilidad y Secuencia de Disparo . . . . . . . . . . . . . . 103
5.5. Propiedades de las RdP . . . . . . . . . . . . . . . . . . . . . . . 104
5.5.1. RdP Limitada . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.5.2. RdP Viva . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
5.5.3. RdP Reversible . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5.4. RdP Binaria . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5.5. RdP Conforme . . . . . . . . . . . . . . . . . . . . . . . . 106
5.5.6. RdP Persistente . . . . . . . . . . . . . . . . . . . . . . . . 107
5.5.7. RdP Conservativa . . . . . . . . . . . . . . . . . . . . . . 107
5.6. RdP Interpretada . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
5.7. RdP Autnoma . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
5.7.1. RdP Generalizada . . . . . . . . . . . . . . . . . . . . . . 108
5.7.2. RdP Ordinaria y Pura . . . . . . . . . . . . . . . . . . . . 108
5.8. RdP Extendida . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
5.9. Modelamiento de Procesos . . . . . . . . . . . . . . . . . . . . . . 109
5.9.1. Arquitectura Secuencial . . . . . . . . . . . . . . . . . . . 109
5.9.2. Arquitectura de Decisin . . . . . . . . . . . . . . . . . . 110
5.9.3. Arquitectura Paralela . . . . . . . . . . . . . . . . . . . . . 110
5.9.4. Arquitectura de Confusin . . . . . . . . . . . . . . . . . 111
5.9.5. Arquitecturas de Sincronizacin . . . . . . . . . . . . . . 112
5.9.6. Arquitectura para Recurso Compartido . . . . . . . . . . 113
5.9.7. Arquitectura Lectura-Escritura . . . . . . . . . . . . . . . 114
5.9.8. Arquitectura Productor-Consumidor . . . . . . . . . . . 115
5.9.9. Arquitectura Productor-Consumidor con Prioridad . . . 116
5.9.10. Arquitectura para Capacidad Limitada . . . . . . . . . . 116
5.9.11. Arquitectura de Memoria . . . . . . . . . . . . . . . . . . 117
5.9.12. Arquitectura para Colas . . . . . . . . . . . . . . . . . . . 117
5.10. Simplificacin de una RdP . . . . . . . . . . . . . . . . . . . . . . 118
5.11. Anlisis de las Redes de Petri . . . . . . . . . . . . . . . . . . . . 120
5.11.1. Anlisis por rbol de Cobertura . . . . . . . . . . . . . . 121
5.11.2. Anlisis por Transformacin . . . . . . . . . . . . . . . . 124
5.11.2.1. Reduccin de una Subred de Petri a un Lugar . 125
5.11.3. Anlisis por Representacin Estructural . . . . . . . . . . 126
5.11.3.1. Matrices de Incidencia Previa y Posterior . . . . 127
5.11.3.2. Subconjuntos y Subclases de una RdP . . . . . 127
5.11.3.3. Matriz de Incidencia . . . . . . . . . . . . . . . . 129
5.11.3.4. Ecuacin de Estado . . . . . . . . . . . . . . . . 130
5.11.3.5. Determinacin de la Reversibilidad . . . . . . . 131
5.11.3.6. Determinacin de la Conservatividad . . . . . . 132
5.11.3.7. Determinacin de la Limitacin . . . . . . . . . 133
5.11.3.8. Determinacin de la Vivacidad . . . . . . . . . 133
5.12. Anlisis Local de Redes de Petri . . . . . . . . . . . . . . . . . . . 135
XI
5.12.1. Red de Petri Dual . . . . . . . . . . . . . . . . . . . . . . . 135
5.12.2. Invariantes de Marcado y de Disparo . . . . . . . . . . . 135
5.12.2.1. Obtencin de los P-Invariantes . . . . . . . . . . 136
5.13. Portabilidad entre Redes de Petri y Lgica Cableada . . . . . . . 138
5.14. Ejercicios Propuestos . . . . . . . . . . . . . . . . . . . . . . . . . 143
XII
6.7.2. Elementos Para Control de Flujo . . . . . . . . . . . . . . 197
6.7.3. Llamados a Funciones y Bloques de Funciones . . . . . . 197
6.7.4. Reglas de la Evolucin en una Red LD . . . . . . . . . . . 198
6.8. Diagrama Funcional Secuencial (SFC) . . . . . . . . . . . . . . . 200
6.8.1. Elementos Grficos y Descripcin de una Red SFC . . . . 200
6.8.1.1. Las Etapas . . . . . . . . . . . . . . . . . . . . . 201
6.8.1.2. Las Transiciones . . . . . . . . . . . . . . . . . . 202
6.8.2. Secuencias . . . . . . . . . . . . . . . . . . . . . . . . . . . 204
6.8.2.1. Secuencias Divergentes . . . . . . . . . . . . . . 205
6.8.2.2. Secuencias Simultneas . . . . . . . . . . . . . . 206
6.8.2.3. Redes Inseguras . . . . . . . . . . . . . . . . . . 206
6.8.3. Acciones . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
6.8.3.1. Bloques de Acciones . . . . . . . . . . . . . . . . 207
6.8.3.2. Calificadores de las Acciones . . . . . . . . . . . 209
6.8.3.3. Control de Accin . . . . . . . . . . . . . . . . . 213
6.8.4. Reglas de la Evaluacin en una Red SFC . . . . . . . . . 214
6.8.5. Reglas de la Evolucin en una Red SFC . . . . . . . . . . 216
6.8.6. Otras Caractersticas No Definidas en el Estndar . . . . 216
6.9. Portabilidad entre los Diferentes Lenguajes . . . . . . . . . . . . 218
6.10. Ejemplo . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 218
6.11. Ejercicios Propuestos . . . . . . . . . . . . . . . . . . . . . . . . . 224
XIII
XIV
ndice de Tablas
XV
XVI
ndice de Figuras
XVII
3.31. Diagrama de Estados Automatismo Secuencial 1 . . . . . . . . . 57
3.32. Funciones Para el Flip-Flop A . . . . . . . . . . . . . . . . . . . . 58
3.33. Funciones Para el Flip-Flop B . . . . . . . . . . . . . . . . . . . . 58
3.34. Diagrama Lgico Automatismo 1 . . . . . . . . . . . . . . . . . . 59
3.35. Diagrama de Estados Automatismo Secuencial 2 . . . . . . . . . 60
3.36. Funciones Para los Flip-flops del Automatismo 2 . . . . . . . . . 61
3.37. Funciones Para los Flip-flops del Automatismo 2 . . . . . . . . . 62
3.38. Diagrama Lgico Automatismo 2 . . . . . . . . . . . . . . . . . . 62
XVIII
5.6. RdP No Viva . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105
5.7. RdP No Viva en Punto Muerto . . . . . . . . . . . . . . . . . . . 105
5.8. RdP Reversible . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106
5.9. RdP No Persistente . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5.10. RdP Conservativa . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
5.11. Arco Inhibidor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 109
5.12. Arquitectura Secuencial . . . . . . . . . . . . . . . . . . . . . . . 110
5.13. Arquitectura de Decisin o de Conflicto . . . . . . . . . . . . . . 110
5.14. Arquitectura Paralela o Concurrente . . . . . . . . . . . . . . . . 110
5.15. Arquitectura de Confusin Simtrica . . . . . . . . . . . . . . . . 111
5.16. Arquitectura de Confusin Asimtrica . . . . . . . . . . . . . . . 111
5.17. Arquitectura de Punto de Encuentro Simple . . . . . . . . . . . . 112
5.18. Arquitectura de Punto de Encuentro Simtrico . . . . . . . . . . 112
5.19. Arquitectura de Punto de Encuentro Asimtrico . . . . . . . . . 113
5.20. Arquitectura de Semforo . . . . . . . . . . . . . . . . . . . . . . 113
5.21. Arquitectura de Recurso Compartido . . . . . . . . . . . . . . . 114
5.22. Arquitectura de Lectura-Escritura . . . . . . . . . . . . . . . . . 115
5.23. Arquitectura Productor-Consumidor . . . . . . . . . . . . . . . . 115
5.24. Arquitectura Productor-Consumidor con Prioridad . . . . . . . 116
5.25. Arquitectura para Capacidad Limitada . . . . . . . . . . . . . . 117
5.26. Arquitectura de Memoria . . . . . . . . . . . . . . . . . . . . . . 117
5.27. Arquitectura para Colas . . . . . . . . . . . . . . . . . . . . . . . 118
5.28. Fusin de Lugares en Serie . . . . . . . . . . . . . . . . . . . . . . 119
5.29. Fusin de Transiciones en Serie . . . . . . . . . . . . . . . . . . . 119
5.30. Fusin de Lugares Paralelos . . . . . . . . . . . . . . . . . . . . . 119
5.31. Fusin de Transiciones Paralelas . . . . . . . . . . . . . . . . . . 120
5.32. Eliminacin de Lugar Auto-lazo . . . . . . . . . . . . . . . . . . 120
5.33. Eliminacin de Transicin Auto-lazo . . . . . . . . . . . . . . . . 120
5.34. rbol de Cobertura para la Figura 5.10 . . . . . . . . . . . . . . . 122
5.35. RdP con Nodo Terminal y Nodos Infinitamente Reproducibles. 122
5.36. rbol de Cobertura para la Figura 5.35 . . . . . . . . . . . . . . . 123
5.37. Grfico de Cobertura . . . . . . . . . . . . . . . . . . . . . . . . . 124
5.38. Subred de Petri . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
5.39. Subred de Petri a Macrolugar . . . . . . . . . . . . . . . . . . . . 126
5.40. Matrices de Incidencia Previa y Posterior . . . . . . . . . . . . . 127
5.41. RdP No Pura. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129
5.42. RdP No Pura a Pura . . . . . . . . . . . . . . . . . . . . . . . . . 130
5.43. Grfico Orientado Marcado . . . . . . . . . . . . . . . . . . . . . 134
5.44. Sifn y Trampa . . . . . . . . . . . . . . . . . . . . . . . . . . . . 134
5.45. Arquitectura Secuencial a Lgica Cableada . . . . . . . . . . . . 139
5.46. Arcos con Pesos a Lgica Cableada . . . . . . . . . . . . . . . . . 139
5.47. Arco Inhibidor a Lgica Cableada . . . . . . . . . . . . . . . . . 139
5.48. Nodo And a Lgica Cableada . . . . . . . . . . . . . . . . . . . . 140
5.49. Arquitectura de Decisin a Lgica Cableada . . . . . . . . . . . . 140
5.50. Arquitectura de Decisin con Prioridad a Lgica Cableada . . . 141
5.51. Temporizador a Lgica Cableada . . . . . . . . . . . . . . . . . . 141
XIX
5.52. Accin a Lgica Cableada . . . . . . . . . . . . . . . . . . . . . . 141
5.53. Ejemplo de Red de Petri a Lgica Cableada . . . . . . . . . . . . 142
5.54. Ejercicios sobre Propiedades . . . . . . . . . . . . . . . . . . . . . 143
5.55. Ejercicio de Simplificacin . . . . . . . . . . . . . . . . . . . . . . 144
XX
6.42. Transiciones con Sintaxis Inmediata . . . . . . . . . . . . . . . . 203
6.43. Transicin con Sintaxis de Conector . . . . . . . . . . . . . . . . 203
6.44. Transiciones con Sintaxis de Nombre de Transicin . . . . . . . . 204
6.45. Secuencias Divergentes y Prioridades . . . . . . . . . . . . . . . 205
6.46. Convergencia de Secuencias Divergentes . . . . . . . . . . . . . 206
6.47. Secuencias Simultneas y su Convergencia . . . . . . . . . . . . 206
6.48. Redes Inseguras . . . . . . . . . . . . . . . . . . . . . . . . . . . . 207
6.49. Elementos de un Bloque de Accin . . . . . . . . . . . . . . . . . 208
6.50. Bloques de Acciones en los Lenguajes LD y FBD . . . . . . . . . 209
6.51. Accin con Calificador N . . . . . . . . . . . . . . . . . . . . . . . 210
6.52. Accin con Calificadores S y R . . . . . . . . . . . . . . . . . . . . 211
6.53. Accin con Calificador L . . . . . . . . . . . . . . . . . . . . . . . 211
6.54. Accn con Calificador D . . . . . . . . . . . . . . . . . . . . . . . 211
6.55. Accin con Calificador P . . . . . . . . . . . . . . . . . . . . . . . 212
6.56. Accin con Calificador SD . . . . . . . . . . . . . . . . . . . . . . 212
6.57. Accin con Calificador DS . . . . . . . . . . . . . . . . . . . . . . 213
6.58. Accin con Calificador LS . . . . . . . . . . . . . . . . . . . . . . 213
6.59. Control de Accin . . . . . . . . . . . . . . . . . . . . . . . . . . . 214
6.60. Mdulo Secuenciador de Etapa . . . . . . . . . . . . . . . . . . . 215
6.61. Accin con Calificador C . . . . . . . . . . . . . . . . . . . . . . . 216
6.62. Partes de una Macro-Etapa . . . . . . . . . . . . . . . . . . . . . . 217
6.63. Ejemplo en Texto Estructurado . . . . . . . . . . . . . . . . . . . 219
6.64. Ejemplo en Listado de Instrucciones . . . . . . . . . . . . . . . . 220
6.65. Ejemplo en Diagrama de Bloques de Funciones . . . . . . . . . . 221
6.66. Ejemplo en Diagrama Escalera . . . . . . . . . . . . . . . . . . . 222
6.67. Ejemplo en Diagrama Funcional Secuencial . . . . . . . . . . . . 223
6.68. Ejercicio Propuesto 2 . . . . . . . . . . . . . . . . . . . . . . . . . 225
6.69. Ejercicio Propuesto 4 . . . . . . . . . . . . . . . . . . . . . . . . . 227
XXI
XXII
Captulo 1
INTRODUCCIN
1
2 CAPTULO 1. INTRODUCCIN
los autmatas de lgica programable. Es por esta razn fundamental que los
autores han querido presentar este libro como una herramienta bsica en el
aprendizaje y conocimiento de estas tecnologas, iniciando desde los concep-
tos bsicos de lgica secuencial y combinacional, pasando por la lgica cablea-
da y programada enmarcadas dentro de la norma IEC 61131-3, y presentando
herramientas especializadas de diseo como lo son las redes de Petri.
Captulo 2
FUNDAMENTOS DE LOS
AUTOMATISMOS
5
6 CAPTULO 2. FUNDAMENTOS DE LOS AUTOMATISMOS
individuales.
En [6] se puede encontrar imgenes y descripciones de la mayora de los
automatismos mencionados previamente, incluso se puede encontrar variantes
y la evolucin que algunos de estos sistemas han tenido. Adems, igualmente
en [6] se puede encontrar la presentacin de automatismos de los siglos XVII a
XIX, como es el caso de los primeros componentes automatizados en molinos
de viento.
PLANTA
Accionadores
CAPTADORES PREACCIONADORES
Sensores, Transductores Rels, Contactores
SISTEMA
Seales DE Seales
Fsicas CONTROL de Mando
COMUNICACIONES INTERFAZ
HOMBRE-MQUINA
13
Captulo 3
ANLISIS Y SNTESIS DE
AUTOMATISMOS
Variables: Son smbolos conformados por las ltimas letras del alfabeto y en
minsculas. Se permite la adicin de subndices y el uso del alfabeto
1 La aridad de una funcin o de un predicado se define como el nmero de argumentos que
tiene.
15
16 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
V F
F V
V V V
V F F
F V F
F F F
V V V
V F V
F V V
F F F
V V V
V F F
F V V
F F V
V V V
V F F
F V F
F F V
4. Funtores: Cada funtor debe tener asociado un rango e ndice en las mis-
mas condiciones mencionadas para los relatores. Fin es el funtor n-dico
de ndice i, en caso de existir en L.
5. Negador: es el negador de L.
6. Implicador: es el implicador de L.
7. Cuantificador Existencial: es el cuantificador existencial o particulari-
zador de L.
8. Cuantificador Universal: es el cuantificador universal o generalizador
de L.
20 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
Cada signo de L debe pertenecer a una y solo una de las anteriores categoras.
Si L es un lenguaje formal con descriptor, entonces L es el lenguaje resultante
al retirar el descriptor.
, H H y H
H 0=
H 1=
Postulado 3. Conmutatividad
, H =
, H =
22 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
Postulado 4. Asociatividad
, , H ( ) = ( )
, , H ( ) = ( )
Postulado 5. Distributividad
, , H ( ) = ( ) ( )
, , H ( ) = ( ) ( )
H H = 1
H H = 0
si F , , : ( ) ( ) = ( )
ahora F d , , : ( ) ( ) = ( )
H =
H =
H 1=1
H 0=0
Teorema 3: Involucin
H () =
Teorema 4: Absorcin
, H ( ) =
, H ( ) =
, H ( ) =
, H ( ) =
, H ( ) ( ) =
, H ( ) ( ) =
, , H ( ) ( ) = ( ) ( )
, , H ( ) ( ) = ( ) ( )
24 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
, H ( ) =
, H ( ) =
, , H ( ) ( ) ( ) = ( ) ( )
, , H ( ) ( ) ( ) = ( ) ( )
0 1 f02 f12 f22 f32 f42 f52 f62 f72 f82 f92 2
f10 2
f11 2
f12 2
f13 2
f14 2
f15
0 0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
1 0 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
0 , ... , n1 H f (0 , ... , n1 ) = 0 ... n1 = | H
n
= f 3 (0 , 1 , 2 ) = 0 1 2
= (0 1 ) 2
= 0 (1 2 )
= f 3 (0 , 1 , 2 ) = 0 (1 2 )
= 0 (2 1 )
= (0 2 ) 1
= 2 0 1
0 1 0 1
a0 &
b a0 a1 0 0 0
b 0 1 0
a1 1 0 0
1 1 1
0 , ... , n1 H f n (0 , ... , n1 ) = 0 ... n1 = | H
= f 3 (0 , 1 , 2 ) = 0 (1 2 )
= 0 (2 1 )
= (0 2 ) 1
= 2 0 1
a0 1
0 1 0 1
a0 0 0 0
b
b 0 1 1
a1
a1 1 0 1
1 1 1
1 0 0
a0 b a0
b 0 1
1 0
A partir de las tres funciones anteriores se puede obtener las siguientes cuatro,
aunque debido a su amplia utilizacin se han definido independientemente y
se les ha asignado un smbolo.
a0 &
0 1 (0 1 )
a0 0 0 1
b
b 0 1 1
a1
a1 1 0 1
1 1 0
0 , ... , n1 H f (0 , ... , n1 ) = (0 ...n1 ) = | H
n
0 1 (0 1 )
a0 1
b a0 a1 0 0 1
b 0 1 0
a1 1 0 0
1 1 0
y = f 2 (0 , 1 ) = 0 1
= (0 1 ) (0 1 )
a0 =1
0 1 0 1
a0 a1 0 0 0
b
b 0 1 1
a1
a0 a1 1 0 1
1 1 0
= f 2 (0 , 1 ) = (0 1 )
= 0 1
= (0 1 ) (0 1 )
a0 =1
0 1 0 1
a0 a1
b 0 0 1
b 0 1 0
a1
a0 a1 1 0 0
1 1 1
g11 (0 ) = (0 0 ) = 0
g22 (0 , 1 ) = (0 1 ) = 0 1
g32 (0 , 1 ) = 0 1 = 0 1
h11 (0 ) = (0 0 ) = 0
h22 (0 , 1 ) = (0 1 ) = 0 1
h23 (0 , 1 ) = 0 1 = 0 1
a0 & a0 1
a 0 a 0
NOT
g11 h11
1
a0
a0 1
& &
AND
a1 1
a1
g22 h22
&
a0
& a0
1 1
OR
& a1
a1
g32 h23
f 3 (0 , 1 , 2 ) = (0 1 2 ) (0 1 2 ) (0 1 2 )
f 3 (0 , 1 , 2 ) = (0 1 2 ) (0 1 2 )
(0 1 2 ) = m(1, 3, 4)
f 3 (0 , 1 , 2 ) = (0 1 2 ) (0 1 2 ) (0 1 2 )
f 3 (0 , 1 , 2 ) = (0 1 2 ) (0 1 2 )
(0 1 2 ) = M (2, 3, 5)
3.2. LGEBRA DE BOOLE 33
0 1 2 f 3 (0 , 1 , 2 )
0 0 0 1
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 0
Ejemplo: Encontrar las formas cannicas para una funcin que indica con un
valor lgico de 1 si un nmero de entrada en cdigo BCD es mayor a 3 y
menor o igual a 7.
Para este caso, la entrada posee cuatro variables con las cuales se repre-
sentan los nmeros enteros del 0 al 15, pero un cdigo BCD solo codifica
los nmeros del 0 al 9, por tanto las posiciones 10 a 15 son Dont Care
34 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
Cdigo 0 1 2 3 f 4 (0 , 1 , 2 , 3 )
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 0
9 1 0 0 1 0
10 1 0 1 0 d
11 1 0 1 1 d
12 1 1 0 0 d
13 1 1 0 1 d
14 1 1 1 0 d
15 1 1 1 1 d
En la Tabla 3.12, mediante una d se ha notado los trminos que son Dont
Care y que corresponden a aquellas entradas que se sabe nunca se presentarn
para este ejemplo. La funcin se podr representar de las siguientes formas:
f 4 (0 , 1 , 2 , 3 ) = m {(4, 5, 6, 7) + d (10, 11, 12, 13, 14, 15)}
= M {(0, 1, 2, 3, 8, 9) + d (10, 11, 12, 13, 14, 15)}
0 1
a0,a1
0 0 a0 0
Cd min m0 a1 1
(0) (1) 0 2
0 0 0 m0 0
1 0 1 m1 a0,a1 a0, a1a0, a1 1
m2 m3 m1 (0) m0 m2 1 3
2 1 0 m2 1
3 1 1 m3 1
(1) m1 m3
Cd 0 1 2 min a0 0 1
a0,a1,a2 a0,a1,a2 a1,a2
0 0 0 0 m0 m0 a ,a ,a 0 4
0
m4 m6
1 2
00
1 0 0 1 m1 a ,a ,a a0,a1,a2
0 1 2
1 5
2 0 1 0 m2 m2 01
3 0 1 1 m3
m5 m7 m3 3 7
11
4 1 0 0 m4
m1 2 6
5 1 0 1 m5
a0,a1,a2 10
6 1 1 0 m6 a0,a1,a2 a0,a1,a2
7 1 1 1 m7
lgebra de conjuntos es un lgebra booleana en la que los conjuntos son los elementos del lge-
bra, esta representacin es posible. La operacin de interseccin corresponde a la conjuncin y la
operacin de unin a la disyuncin.
36 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
a0,a1
a2 00 01 11 10
0 2 6 4
0
1 3 7 5
1
Cd 0 1 2 3 min a0,a1
a2,a3 00 01 11 10
0 0 0 0 0 m0 0 4 12 8
00
1 0 0 0 1 m1
2 0 0 1 0 m2 1 5 13 9
01
3 0 0 1 1 m3
3 7 15 11
4 0 1 0 0 m4 11
5 0 1 0 1 m5 2 6 14 10
10
6 0 1 1 0 m6
7 0 1 1 1 m7 a2,a3
8 1 0 0 0 m8 a0,a1 00 01 11 10
0 1 3 2
9 1 0 0 1 m9 00
10 1 0 1 0 m10 4 5 7 6
01
11 1 0 1 1 m11
13 1 1 0 0 m12 12 13 15 14
11
13 1 1 0 1 m13
8 9 11 10
14 1 1 1 0 m14 10
15 1 1 1 1 m15
vez.
3.3. SIMPLIFICACIN DE FUNCIONES DE CONMUTACIN 37
a0
a0,a1
a2,a3 00 01 11 10
0 4 12 8
00 1
1 5 13 9
01 1 1
a3
3 7 15 11
11 1 1 1
a2
2 6 14 10
10 1
a1
Grupo 1 = m8 , m10
Grupo 2 = m3 , m7
Grupo 3 = m5 , m7 , m13 , m15
a0
a0,a1
a2,a3 00 01 11 10
0 4 12 8
00 1
1 5 13 9
01 1 1
a3
3 7 15 11
11 1 1 1
a2
2 6 14 10
10 1
a1
f 4 (0 , 1 , 2 , 3 ) = (0 1 3 ) (0 2 3 ) (1 3 )
Grupo 1 = M9 , M13
Grupo 2 = M2 , M10
Grupo 3 = M12 , M13 , M14 , M15
a0
a0,a1
a2,a3 00 01 11 10
0 4 12 8
00 0
1 5 13 9
01 0 0
a3
3 7 15 11
11 0
a2
2 6 14 10
10 0 0 0
a1
f 4 (0 , 1 , 2 , 3 ) = (0 2 3 ) (1 2 3 ) (0 1 )
f 4 (0 , 1 , 2 , 3 ) = m {(0, 2, 5, 6, 8, 9, 10, 14) + d (4, 7, 13, 15)}
a0
a0,a1
a2,a3 00 01 11 10
0 4 12 8
00 1 d 1
1 5 13 9
01 1 d 1
a3
3 7 15 11
11 d d
a2
2 6 14 10
10 1 1 1 1
a1
Grupo 1 = m0 , m2 , m8 , m10
Grupo 2 = m4 , m5 , m6 , m7
Grupo 3 = m2 , m6 , m10 , m14
Grupo 4 = m9 , m13
Eliminando las variables que cambian en cada uno de los grupos, se ob-
tiene la siguiente funcin simplificada:
f 4 (0 , 1 , 2 , 3 ) = (1 3 ) (0 1 ) (2 3 ) (0 2 3 )
f 4 (0 , 1 , 2 , 3 ) = m {0, 2, 3, 6, 7, 8, 9, 10, 13}
Columna 1
Mintrminos 0 1 2 3
0 0000 Cero unos
3 0011
6 0110
9 1001 Tres unos
10 1010
7 0111 Cuatro
13 1101 Unos
Columna 1 Columna 2
Mintr 0 1 2 3 Mintr 0 1 2 3
0 0000 * 0y2 00_0
0y8 _000
2 0010 *
8 1000 * 2y3 001_
2y6 0_10
3 0011 * 2 y 10 _010
6 0110 * 8y9 100_
9 1001 * 8 y 10 10_0
10 1010 *
3y7 0_11
7 0111 * 6y7 011_
13 1101 * 9 y 13 1_01
0 2 3 6 7 8 9 10 13
T1 0,2,8,10 _0_0 X X X X
T2 2,3,6,7 0_1_ X X X X
T3 8,9 100_ X X
T4 9,13 1_01 X X
* * * * * * * * *
0 2 3 6 7 8 9 10 13
T1 0,2,8,10 _0_0 * X X X X
T2 2,3,6,7 0_1_ * X X X X
T3 8,9 100_ X X
T4 9,13 1_01 * X X
f 4 (0 , 1 , 2 , 3 ) = (1 3 ) (0 2 ) (0 2 3 )
MEMORIA
W1 Wl wl w1
LGICA
x1 COMBINACIONAL z1
x2 z2
xn zm
zi = n+l
i (x1 , x2 , ... , xn , W1 , W2 , ... , Wl )
wi = n+l
i (x1 , x2 , ... , xn , W1 , W2 , ... , Wl )
Donde n+l
i y n+l
i son respectivamente la i sima funcin de salida y de
estado siguiente de aridad n + l.
Lgica
Entradas Sistema Lgica
combinacional
de combinacional Salidas
para estado Estado
Memoria Presente de Salida
siguiente
Lgica
Entradas Sistema Lgica
combinacional Estado
de Presente combinacional Salidas
para estado
Memoria de Salida
siguiente
Entrada (x)
Estado Actual 0 1
A C/0 B/1
B B/1 C/0
C A/0 D/1
D D/1 A/0
1
1
0
1
A B
0
0
1 1
0 0
0
0
D C
0
1 1
1
0 1 1 1 1 1
0 1 1 Q
0 1 S 0
0 1 1 1 1 1
0 1
1 0
0 1
1 0
1 1 1
1
0
0
R Q
Las dos configuraciones anteriores no tienen una aplicacin til ya que una
vez se ha fijado un valor de 1 o 0 respectivamente en cada una de ellas, no
es posible volver a cambiarlo. En la prctica se necesita de un dispositivo que
permita ser activado o desactivado segn los requerimientos. Si en la configu-
racin del latch reset se deja libre una de las entradas a la segunda compuerta
NOR (la que realiza la funcin de negacin) se obtiene un sistema como el de
la Figura 3.24, el cual es conocido como un latch set-reset o simplemente Latch
SR.
S 1
Q
1 S Q
Q
1
S Q Q
1 R
Q
R
S R Q
0 0 0
0 1 0
Se guarda un 1 1 0 1
0 0 1
Se guarda un 0 0 1 0
0 0 0
Entrada ilegal 1 1 X
Estado Estado
Entradas
Presente Siguiente
S R Q(t) Q(t + 1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
Q(t + 1) = S R Q(t)
3.4. AUTOMATISMOS SECUENCIALES 51
S &
S Q S Q
C C
& R Q R Q
Estado Estado
Entradas
Presente Siguiente
C S R Q(t) Q(t + 1)
0 d d 0 0
0 d d 1 1
1 0 0 0 0
1 0 0 1 1
1 0 1 0 0
1 0 1 1 0
1 1 0 0 1
1 1 0 1 1
1 1 1 0 X
1 1 1 1 X
3.4.3.3. Latch D
Es la misma configuracin de una latch SCR, pero en este caso a la entra-
da R se asigna el valor negado de la entrada S, dando lugar a un nico dato
de entrada denominado D. La configuracin y representacin del Latch D se
muestra en la Figura 3.26. Para este dispositivo, dada su configuracin, la tabla
de excitacin del latch SCR se restringe a aquellos valores donde S es diferen-
te de R dando como resultado que para poder almacenar un valor lgico, ya
sea 1 o 0, se debe ingresar como dato el mismo valor a almacenar. La tabla de
excitacin se puede observar en la Tabla 3.22.
D &
S Q D Q
C
& R Q C Q
Estado Estado
Entradas
Presente Siguiente
C D Q(t) Q(t + 1)
0 d 0 0
0 d 1 1
1 0 0 0
1 0 1 0
1 1 0 1
1 1 1 1
3.4.3.4. Flip-Flop SR
Maestro Esclavo
S S Q S Q S Q
C C C
R R Q R Q R Q
C 1 1
(reloj)
Cuando la seal del reloj, que es la misma seal de control, tiene un valor
lgico de 0 el latch maestro se encuentra con sus entradas habilitadas mientras
el latch esclavo las tiene inhibidas, esto hace que los valores en las entradas S y
R sean tenidos en cuenta en el latch maestro pero ignorados en el latch esclavo.
Luego cuando el reloj hace su transicin de 0 a 1, el latch maestro ignorar los
valores en sus entradas dando estabilidad en su salida y as permitiendo que
el latch esclavo pase a su estado siguiente justo con la transicin de subida del
reloj.
La tabla de excitacin y ecuacin caracterstica del flip-flop SR se muestran
a continuacin, donde se puede observar que son iguales a la del latch SR con
la nica diferencia que los pasos a estado siguiente se producen justamente en
el pulso de subida del reloj.
54 CAPTULO 3. ANLISIS Y SNTESIS DE AUTOMATISMOS
S R Q(t) C Q(t + 1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 X
1 1 1 X
Q(t + 1) = S R Q(t)
3.4.3.5. Flip-Flop D
Este flip-flop emplea para la configuracin maestro esclavo a dos latch D.
La representacin y configuracin se puede observar en la Figura 3.28.
Maestro Esclavo
D D Q D Q D Q
C Q C Q C Q
C 1 1
(reloj)
D Q(t) C Q(t + 1)
0 0 0
0 1 0
1 0 0
1 1 1
Q(t + 1) = D
3.4.3.6. Flip-Flop JK
Este flip-flop se comporta igual a uno SR con la diferencia que elimina la
restriccin existente para S = R = 1. Para lograr este cometido, se realiza
la configuracin mostrada en la Figura 3.29, donde ahora la entrada J hace
las veces de la entrada S y la entrada K de R. En esta configuracin cuando
J = K = 1 se obtiene la conmutacin de la salida, es decir, si el estado presente
es 0 entonces el siguiente ser 1 y recprocamente para un estado actual de 1.
&
R Q J Q
K C C
J &
S Q K Q
reloj
J K Q(t) C Q(t + 1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
3.4.3.7. Flip-Flop T
Es el mismo flip-flop JK donde las entradas J = K = 1. Este tipo de configu-
racin, la cual se muestra en la Figura 3.30, se comporta como un conmutador
(Toggle en ingls) cuando la entrada T toma un valor lgico de 1 y retendr el
estado actual si el valor de entrada es 0.
T J Q T Q
C
K Q C Q
reloj
T Q(t) C Q(t + 1)
0 0 0
0 1 1
1 0 1
1 1 0
00 01
1 1
11 10
0 1 0
Actual x Siguiente FF A FF B
A B A B JA KA JB KB
0 0 0 0 0 0 d 0 d
0 0 1 0 1 0 d 1 d
0 1 0 0 1 0 d d 0
0 1 1 1 0 1 d d 1
1 0 0 1 0 d 0 0 d
1 0 1 1 1 d 0 1 d
1 1 0 1 1 d 0 d 0
1 1 1 0 0 d 1 d 1
A, B A, B
x 00 01 11 10 x 00 01 11 10
0 2 6 4 0 2 6 4
0 d d 0 d d
1 3 7 5 1 3 7 5
1 1 d d 1 1 d 1 1 d
JB=x KB=x
J Q A
&
C F-A
K Q
x J Q B
C F-B
K Q
clk
00 00
0d 11 11
11 10 10 10 00
10 10 10 11
00 01 01 01 10 01 11
01 01 01
10
01
De la Tabla 3.29 se puede deducir la tabla de verdad para cada una de las
entradas de los 2 flip-flops que se requieren, solo basta seleccionar que
tipo usar, en este caso se emplear flip-flops tipo T. Igualmente se realiza
la tabla de verdad para las dos salidas. Los resultados se muestran en la
Tabla 3.30.
Seguidamente, y con base en la misma Tabla 3.30, se puede realizar la
simplificacin de cada una de las funciones de las entradas a los flip-
flops y para cada una de las salidas, tal como se puede observar en las
Figuras 3.36 y 3.37.
3.4. AUTOMATISMOS SECUENCIALES 61
Q1, Q2 Q1, Q2
D, I 00 01 11 10 D, I 00 01 11 10
0 4 12 8 0 4 12 8
00 00
1 5 13 9 1 5 13 9
01 1 01 1 1 1
3 7 15 11 3 7 15 11
11 d d d d 11 d d d d
2 6 14 10 2 6 14 10
10 1 1 10 1 1 1 1
T1=(Q2D)(Q1Q2I) T2=D(Q2I)(Q1I)
Q1, Q2 Q1, Q2
D, I 00 01 11 10 D, I 00 01 11 10
0 4 12 8 0 4 12 8
00 1 1 1 1 00 1 1 1 1
1 5 13 9 1 5 13 9
01 1 01 1 1 1 1
3 7 15 11 3 7 15 11
11 d d d d 11 d d d d
2 6 14 10 2 6 14 10
10 1 1 1 10 1
R=(DI)(Q1Q2) V=D(Q1Q2D)
(Q1D)(Q1Q2D)
&
& 1
T Q &
& 1
FF 1
R
C Q &
D 1 & 1
&
T Q V
I &
FF 2
&
C Q
clk
f 5 (1 , 2 , 3 , 4 , 5 ) = (1 2 3 4 )(3 4 )(3 4 5 )
f 3 (1 , 2 , 3 ) = 2 (2 3 ) 1 (1 3 )
f 3 (1 , 2 , 3 ) = (1 2 ) (1 3 )
f 4 (1 , 2 , 3 , 4 ) = {(2 3 ) (1 2 ) (1 3 )}
f 3 (1 , 2 , 3 ) = (2 3 ) (1 3 ) (1 2 3 )
f 4 (1 , 2 , 3 , 4 ) = (1 2 3 ) (2 3 ) (1 3 4 )
(1 2 3 4 )
f 3 (1 , 2 , 3 ) = (1 2 3 ) (1 3 ) (2 3 )
f 4 (1 , 2 , 3 , 4 ) = (1 3 4 ) (2 3 4 ) (1 2 3 )
65
Captulo 4
LGICA CABLEADA
67
68 CAPTULO 4. LGICA CABLEADA
Contactos
mviles
Resortes de
reposicin
contactos
Armadura
Contactos mvil
fijos
Cmara soplado
de arco Resorte de
reposicin
armadura
Bobina
Armadura
fija
Base
Contactos auxiliares
13 14 23 24 31 32 41 42
Contactos auxiliares Contactos auxiliares
de cierre de apertura
4.1.2. El Rel
Su operacin, constitucin y finalidad es igual a las ya descritas para un
contactor. Su diferencia principal radica en que el rel slo posee contactos
auxiliares, por lo que no se emplea para controlar los accionamientos de los
receptores. Debido a que sus contactos son todos auxiliares, se emplea en la
seccin de control de un circuito con el fin de actuar como elemento de auto-
mantenimiento, esclavizacin, enclavamiento de contactos, sealizacin y pro-
teccin.
Bobina
A1
TRon A2
Bobina
Contactos instantneos
Instantneo
13 14 21 22
Temporizado
Contactos temporizados
Ajuste Ajuste
37 38 45 46
TR-TC TR-TA
igual al del rel tipo ON con la nica diferencia que ahora un contacto auxiliar
temporizado que en reposo est normalmente abierto temporiza su apertura
mientras que en un tipo ON temporiza su cierre y anlogamente para un con-
tacto auxiliar temporizado que en reposo est normalmente cerrado [3, 5].
Bobina
A1
TRoff A2 Bobina
Contactos instantneos
Instantneo
13 14 21 22
Temporizado
Contactos temporizados
Ajuste Ajuste
37 38 45 46
TR-TA TR-TC
Breaker: Aparato mecnico que protege los circuitos contra corto circuitos den-
tro de unos lmites de corte asignados con la caracterstica que la apertura
de uno solo de los polos es suficiente para abrir todos los dems. Adi-
cionalmente permite proteccin por sobre cargas.
Pulsadores
Rel de
Braker bipolar Fusible sobrecorriente
Circuito de control
P2
P1
CR P2 P1
CR
CR
A
A
CR
B
Circuito de potencia
Circuito de control
P1
P1 P1
CR1
CR2 CR1
CR1
A CR2
CR1 CR2
A,B
Circuito de potencia
Circuito de control
P1
P1 P1
CR1
CR2 CR1
CR1
A CR2
CR1 CR2
A,B
Circuito de potencia
Circuito de control
P1
P1 P1 P1 P1 P1 P1
CR1
CR2 CR1,
CR1 CR2
CR3
CR4
CR1 CR2 CR4
CR3,
CR3 A
CR4
CR1 CR2 CR3
CR4
A
CR3
Circuito de control
P1 P1 P2 P2
P1
S S
P2
R
R
Q
S R Q
Circuito de control
P2
P1 P2
CR
TR1
CR
t1
TR1
CR TR2-TA ON TR2
t2
TR2 A
TR1-TC ON
A t1 t2
CR TR1-TA
CR1
Figura 4.12: Funcin Tren de Pulsos con 2 Rels OFF y con Un solo ON.
Circuito de control
P1
P1
CR
t A
TR
OFF
CR t t t
A
TR-TA
P2 P2
P1 P1
CR CR
CR CR
OFF
CR1 TR
CR TR-TA CR
ON
TR
CR1 CR
A A
CR1 TR-TA
P2 P2
P1 P1
CR CR
CR CR
OFF ON
TR TR
CR CR1 CR
CR1
TRi
CR2
CR1 TR-TC A
A TR-TC
CR2
P2
P1
CR1
CR2
CR1
CR3
CR2 CR1
CR4
CR3 CR1
CR5
CR4 CR1
CR5
A
CR1 CR5
con los motores, de tal forma que si un motor sale de operacin su rel
asociado se desenergiza.
Designando como CRA, CRB y CRC a cada uno de los rels en serie con
los motores, se puede construir la siguiente tabla de verdad y mapa de
Karnaugh para simplificar la funcin:
P2
P1
CR
CR
Al
CR CRA
CRB CRC
Ejemplo En una sucursal bancaria, una vez que el empleado a cargo intro-
duce la clave correcta para acceder a una caja fuerte, dispone de dos pul-
sadores as: uno para la apertura de la caja denominado A y otro para
el cierre denominado C. Una vez el funcionario oprime A se enciende
de forma automtica un sistema de video, pero la apertura de la caja se
retrasa durante 5 segundos. A su vez, cuando el operario sale y oprime
cerrar la caja se cierra de forma automtica e inmediata, pero el sistema
de video sigue registrando durante 5 segundos ms. Se desea implemen-
tar el sistema de control que da apertura a la caja y encendido al sistema
de video con base en las seales de control A y C, pero usando un nico
rel de temporizacin TR.
Para dar solucin a este problema se procede de la siguiente forma: Se
emplean memorias biestables con el fin de guardar las rdenes de aper-
tura (CR1) y de cierre (CR2) y una memoria adicional (M) que ingresa con
la apertura y se resetea con el cierre y se emplea para controlar el video
y la puerta. El rel de temporizacin (TR) en esta ocasin se comporta
por naturaleza como un ON ya que una vez energizado debe inmediata-
mente iniciar el conteo de los 5 segundos. Este conteo inicia ya sea con
la orden de apertura o la de cierre y se mantiene hasta que termine el
tiempo de 5 segundos.
La puerta (P) no debe abrir hasta que se de la orden de apertura y trans-
curra la temporizacin y se debe cerrar inmediatamente se de orden de
cierre, lo cual se expresa directamente mediante lgica combinacional tal
como se puede observar en la Figura 4.19. El video debe estar encendido
mientras una de estas condiciones sea verdadera: permanezca la memo-
ria (M) o 5 segundos despus de darse la rden de cierre. Con el fin de
hacer reutilizable el diseo se saca de operacin las bobinas CR1 y CR2
luego de terminada la temporizacin relacionada con cada orden.
84 CAPTULO 4. LGICA CABLEADA
A TR-TA
CR1
CR1
C TR-TA
CR2
CR2 M A C
CR1 CR2
M
M P
TR-TA t
CR1
TR
ON V
CR2
TRi 5s 5s
TR-TC CR2
M P
P
M V
CR2
P1 CR1 C
A
A
CR1 CR2 A
B
B
CR2 B
C
C
C
A
CR1
CR1
C
B CR2
CR2
P1 P1
CR1 B CR1 C
A A
A A
A B A C
CR1 CR1
CR1 CR1
CR4 CR4
B CR4 C B D C
CR2 CR2
CR2 CR2
CR4 CR4 CR4
C CR4 CR3 C CR4 CR3
CR3 CR3
D A D A
CR4 CR4
CR4 CR4
P1 A1
M1
M2 M1
P2 A2 M1
M2
M3 M2
P3 A3
M3
M2
M3
En las Figuras 4.23 y 4.24, se muestra el diseo para las secuencias M1,
M2, M3, M3, M1, M2 y M1, M2, M3, M2, M3, M1respectivamente.
En cada figura se muestra al lado derecho una simplificacin para el diseo del
lado izquierdo.
P1 A1 P1 A1
M1 M1
M3 M1 M3 M1
P2 A2 M1 P2 A2 M1
M2 M2
M1 M2 M2 M1 M2
P3 A3 P3 A3
M3 M3
M2 M2
M3 M3
P1 A1 P1 A1
M1 M1
M3 M1 M3 M1
P2 A2 M1 P2 A2 M1
M2 M2
M2 M2
P3 A3 M2 P3 A3 M2
M3 M3
M2 M3 M3 M2 M3
A
P CRsc CRc
M
Rf Lf
M 2A CRc
M t1
TR1
ON
R arranque Ea
TR1-TC
1A + -
1A M CRsc M
TR1-TC t2 1A 2A
TR2
ON
TR2-TC
2A
2A
A
P CRsc CRc
M
M M
TR2-TC 1A t1
TR1
OFF
TR1-TC TR2-TA
1A
1A
TR1-TA 2A t2
TR2
OFF
TR2-TC 1A
2A
2A
Circuito de control
A
P TR-TA
N
N CRsc CRsc
M
M CRsc
M
t1
M
TR
OFF
M N
D
Rf Lf M M
CRc
F R
R arranque F R F R
+
-
M CRsc M Auxiliar Principal
1A 2A
R F K
Circuito de control
P PF PR CRr
CRf
CRf
PR PF CRf
CRr
CRr
F
M
t1
R
TR
OFF
TR-TC CRf
F
CRr
F
R
16. Por un pasillo largo solo puede circular una persona a la vez, por tanto se
ha dispuesto de un sistema de control que permita indicar a las personas
que llegan si pueden ingresar. En cada extremo se ha ubicado un sensor
fotoelctrico a la entrada y un semforo con luz roja y verde que permite
indicar si se puede ingresar o no. El sistema debe iniciar con los semforos
de ambos sentidos en verde, pero una vez una persona llega en un senti-
do se activa el sensor correspondiente y se fijan los dos semforos en rojo.
Cuando la persona sale por el lado opuesto, y ante la activacin del sen-
sor adecuado, se fijan nuevamente los semforos en verde. Se asume que
el trfico es muy bajo y que en ningn caso habr personas que pueden
ingresar simultneamente desde ambos lados.
17. Ajustar el diseo del punto anterior si se desea que una vez salga una
persona del pasillo los semforos esperen 3 segundos antes de pasar a
verde. Para este nuevo diseo, usar un nico rel de temporizacin del
tipo deseado.
4.5. EJERCICIOS PROPUESTOS 95
97
Captulo 5
Redes de Petri
99
100 CAPTULO 5. REDES DE PETRI
t1 P1
t4 t5
t3 P3 P5 P6
2
t2 P2 P4
En la Figura 5.1 el peso del arco que une el lugar P4 con t4 tiene un valor
de 2, pero el peso en los dems arcos es de 1, caso en el cual de forma ge-
neralizada se omite poner textualmente el valor de este peso en cada uno de
los dems arcos. En esta red slo el lugar P4 tiene marcas al inicio por lo que
el vector de marcado inicial en este caso es: M0 = {0, 0, 0, 2, 0, 0} el cual
denota claramente la existencia de 2 marcas en el lugar 4 y ninguna para los
dems. Si la transicin t1 se dispara1 aparece una marca en el lugar 1 y da
lugar al marcado M1 = {1, 0, 0, 2, 0, 0}. Ahora se puede disparar nicamente
la transicin t2 ya que las dems no se encuentran sensibilizadas. Al disparar
t2 el nuevo marcado ahora es M2 = {1, 1, 0, 2, 0, 0}. Teniendo sensibilizada la
transicin t3, una vez ocurre su disparo se retira una marca de cada uno de los
lugares de entrada a sta (P1 y P2) y se pasa una marca al lugar de salida (P3)
y se obtiene el marcado M3 = {0, 0, 1, 2, 0, 0}. Ahora se tiene sensibilizada
la transicin t4 y cuando ocurre su disparo se retira una marca del lugar P3 y
dos marcas del lugar P4 y se pasa una marca al lugar P5. Estas secuencias de
disparos ocurren siguiendo fielmente las tres reglas de evolucin enunciadas
previamente y arrojan un nuevo marcado M4 = {0, 0, 0, 0, 1, 0}.
1 Por ahora se asume que esta transicin se puede disparar sin importar el hecho de no poseer
ningn lugar de entrada, aunque ms adelante se especifica que sta es un tipo especial de transi-
cin la cual slo requiere del cumplimiento de su evento asociado para ser disparada.
5.4. ALCANZABILIDAD Y SECUENCIA DE DISPARO 103
t1 P1 t2 P2 t3
P2 t2
P1 t1
P3 t3
posible disparar la transicin t3 con lo cual ahora las marcas estn en los lu-
gares P2 y P5 (Figura 5.7-b), seguidamente slo est sensibilizada la transicin
t2 y la cual al ser disparada deja la red nicamente con una marca en el lugar
P4 (Figura 5.7-c); con la red en este marcado no se tiene ninguna transicin
sensibilizada y se alcanza un punto muerto.
t2
P2
P1
P4 P5
t1
P3 t3
t2 t2 t2
P2 P2 P2
P1 P5 P1 P5 P1 P5
P4 P4 P4
t1 t1 t1
P3 P3 P3
t3 t3 t3
Nivel 0: Se dice que una transicin es L0-Viva si nunca puede ser disparada
para cualquier secuencia de disparo desde M 0 .
Nivel 1: Se dice que una transicin es L1-Viva si puede ser disparada al menos
una vez en alguna secuencia de disparo desde M 0 .
Nivel 2: Se dice que una transicin es L2-Viva si existe un nmero entero po-
sitivo, l, el cual representa la cantidad mnima de veces que esta se puede
disparar en alguna secuencia de disparo desde M 0 .
Nivel 4: Se dice que una transicin es L4-Viva si es L1-Viva para todo marca-
do alcanzable desde M 0 . Se debe observar que si para una transicin se
cumple que es L4-Viva, esto implica que es L3-Viva, y si es L3-Viva im-
plica que es L2-Viva y finalmente si es L2-Viva implica que es L1-Viva.
Lo anterior solo implica que si una transicin es de nivel mayor entonces
se cumple que es de nivel menor, ms no lo contrario.
P2 t2 P4
P1 t1 t4 P6
P3 t3 P5
t5
P2 t2 P4 t4
P1 t1 P6
P3 t3 P5 t5
t6
P2 t2 P4
P1 t1 t4 P6
2 2
P3 t3 P5
t5
(pi , tj )(tj , pi ) = 0
P2 P2
t1 P3 t1 P3
P1 P1
(a) (b)
P1 t1 P2 t2 P3 t3
t1
P2
t2
P1 P3
t3
P4
P2
P3
P1
t1 P4
P1 P2
t1 t2 t3
P3
t2
P1 P2 P4
t1 t3
t1 t2
P1 P2
t3
P3 P4
t4 t5
t1 t2
P1 P2 P3 P4
t3 t4
t1
P2
P1 t2
t3 P3
Semforo sta es una arquitectura de encuentro, pero en este caso slo una
primera rama secuencial se sincroniza con una segunda sin que sta l-
tima se sincronice con la primera. En la Figura 5.20 se puede observar
como t4 requiere del disparo previo de t1, sin embargo t3 es totalmente
independiente de t2.
t1 t2
P2
P1 P3
t3 t4
t1 t2
P5
P1 P2
t3 t4
P3 P4
t5 t6
t1
P1
t2 t3
P2 P3 P4
t4 t5
t1 t2
P1 P2
t3 t4
P3 P4 P5
t5 t6
t1 t2 t7 t8
P1 P2 P6 P7
t3 t4 t9 t10
P3 P4 P5 P8 P9 P10
t5 t6 t11 t12
En los sistemas reales los almacenes, depsitos, buffers, etc. poseen capaci-
dad lmite de almacenamiento o de procesamiento. Las redes de Petri brindan
una forma efectiva de modelamiento de este tipo de restricciones de los sis-
temas reales, en contraposicin con otros sistemas de modelamiento donde es-
tas condiciones son difciles de implementar [2, 5]. Para el modelamiento de
capacidad se emplea un lugar adicional con tantas marcas iniciales como ca-
pacidad tiene el recurso en cuestin; este lugar debe estar conectado por arcos
hacia la porcin de red que a su vez implementa el recurso limitado. Si en el sis-
tema productor-consumidor de la Figura 5.23 se desea modelar una capacidad
para el almacn, el sistema resultante es el mostrado en la Figura 5.25, donde
adems se ha impuesto como restriccin de capacidad en el almacn un total
de 4 productos mediante el nuevo lugar P6.
5.9. MODELAMIENTO DE PROCESOS 117
t1 t2
P1 P6 P2
t3 t4
P3 P4 P5
t5 t6
P1 P2
t1
t1 Cliente nuevo
Servicio 1 Servicio 2
t2 P1 t3
Fila P3 Fila
P2 Servicio 2
Servicio 1
t4 t5 t6
P4 P5 P6 P7 P8 P9
t7 t8 t9
Como ejemplo inicial para la obtencin del rbol de cobertura se hace el anli-
sis para la Figura 5.10, donde claramente se observa que el marcado inicial es
M0 = {2, 0, 0, 0, 0, 0} y el cual se emplea como raz del rbol. A partir de
este marcado M0 se puede determinar que la nica transicin sensibilizada es
t1 lo cual conduce a un solo nuevo marcado M1 = {0, 1, 1, 0, 0, 0}, donde
nuevamente se encuentra que las nicas transiciones sensibilizadas son t2 y
t3 con lo cual se tienen dos nuevas ramas representando dos posibles marca-
dos nuevos as: M2 = {0, 0, 1, 1, 0, 0} y M3 = {0, 1, 0, 0, 1, 0}, tal como
122 CAPTULO 5. REDES DE PETRI
[2 0 0 0 0 0] M0
t1
[2 0 0 0 0 0] M1
t2 t3
M2 [2 0 0 0 0 0] [2 0 0 0 0 0] M3
t3 t2
[2 0 0 0 0 0] M4
t4
t5
[2 0 0 0 0 0] M5
t5
[2 0 0 0 0 0] M6
P3
t1 t3
P7
P1 P2 P4 P5
t5
P6
t2 t4
disparar la transicin t2, pero este marcado contiene a su vez al marcado inicial
ya que cumple la relacin M10 (pi ) M0 (pi ) y por lo que finalmente queda co-
mo M10 = {1, 0, , 1, 0, 1, 0}. En este mismo rbol se encuentra que el nodo
M4 = {0, 0, 0, 1, 0, 0, 1} es un nodo terminal ya que en este marcado no se
encuentra sensibilizada ninguna transicin.
M0 [1 0 0 1 0 1 0]
M1 t1
t2 [0 1 1 1 0 1 0] t5
M10 M5 t3 M2
[1 0 w 1 0 1 0] [0 1 0 0 1 1 0] t5 [0 0 1 1 0 0 1]
t2
M11 t1 M12 t3 t4 M7 t2 M6 t4 M3 t3
[0 1 w 1 0 1 0] [1 0 w 0 1 1 0] [1 0 0 0 1 1 0] [0 1 0 1 0 1 0] [0 0 0 0 1 0 1]
M13 t5 t3 t1 t2 M8 t1 t2 t5 M4 t4
[0 0 w 1 0 0 1] [0 1 w 0 1 1 0] [0 0 0 1 0 0 1]
t3 t4 t5 t4 Nodo Terminal
M9
t4 [0 0 w 0 1 0 1]
M2
t2 t3
M0 M1 M4 M5 M6
t1 t4 t5
M3
t3 t2
t5
Con el fin de evitar que una subred cree o destruya marcas, es condicin sufi-
ciente para ello que el peso de sus arcos sea la unidad y sus transiciones posean
un nico lugar de entrada y un nico lugar de salida. Si la subred cumple esta
condicin, se dice que es una subred Potencialmente Reducible.
En la Figura 5.38 se muestra una subred potencialmente reducible a un solo
lugar. En una subred, los lugares con transiciones de entrada que no pertenecen
a la subred se denominan Lugares Ascendientes (lugares P1, P2 y P3), mientras
que los lugares con transiciones de salida que no pertenecen a la subred se
denominan Lugares Descendientes (lugares P3 y P5). El lugar que reemplaza a la
subred dentro de la red mayor se denomina Macrolugar.
Macrolugar
t3 P3 t3
t5 t6 t11 t11
t2 t8 P5 t2
?
P2 t10 t10
t1 t4 t9 t1
P1 t7 P4
2. Para todo lugar dentro de la subred mnimo existe un camino que parte
de un lugar ascendiente y llega a l.
3. Para todo lugar dentro de la subred existen caminos que lo unen a los
diferentes lugares descendientes.
P3
Macrolugar
t3 t5
t1 t6
P2
t2 t4
t1 t6
P1
0 0 0 0 1 2 0 0 0 0
1 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1 0 0
C+ = C =
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 0
0 0 0 2 0 0 0 0 0 1
Matriz de Incidencia Posterior Matriz de Incidencia Previa
Para la Figura 5.10, algunos de los subconjuntos que se pueden definir son:
2. Grfico Marcado, GM: es una red de Petri ordinaria donde cada lugar
posee exclusivamente una nica transicin de entrada y una nica tran-
sicin de salida.
GM = pi T | pi | = |pi | = 1
3. Red de Libre Eleccin, LE: es una red de Petri ordinaria donde cada arco
que parte de un lugar es o su nico arco de salida o el nico arco de entra-
da para una transicin. Representa una estructura de red que generaliza
las dos subclases anteriores.
LE = pi T |pi | 1 (pi ) = {pi }
5.11. ANLISIS DE LAS REDES DE PETRI 129
0 0 0 0 1 2 0 0 0 0
1 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 1 0 0
C= C+ C =
0 1 0 0 0 0 0 0 1 0
0 0 1 0 0 0 0 0 1 0
0 0 0 2 0 0 0 0 0 1
2 0 0 0 1
1 1 0 0 0
1 0 1 0 0
=
0 1 0 1 0
0 0 1 1 0
0 0 0 2 1
Para el caso de una red pura, la matriz C contiene toda la informacin nece-
saria para reconstruir completamente la red; esto sucede al indicar claramente
el tipo de incidencia que relaciona a cada lugar con cada transicin ya que
las matrices de incidencia previa y posterior no comparten elementos en las
mismas posiciones. Esta gran ventaja de C tambin muestra claramente el im-
pedimento para su aplicacin en una red no pura, como se puede observar en
la Figura 5.41, donde el lugar P3 es simultneamente de entrada y de salida
para la transicin t1.
P1
t1 P3
P2
t2
0 1 1 0
C+ = 1 0 C = 0 1
1 0 1 0
P1 P4
t1 t3
P2 P3
t2
MkT = Mk1
T
+ Ck
5.11. ANLISIS DE LAS REDES DE PETRI 131
MkT = Mk2
T
+ Ck1 + Ck = M0T + C(1 + + k )
MkT = M0T + C
forma rpida a partir del balance de marcas en cada uno de los lugares de la
red, as por ejemplo, para la red de la Figura 5.10 se tiene:
2 0 0 0 1 21 + 5 = 0
1
1 1 0 0 0 1 2 = 0
2
1 0 1 0 0 1 3 = 0
C = 3 =0
0 1 0 1 0 2 4 = 0
4
0 0 1 1 0 3 4 = 0
5
0 0 0 2 1 24 5 = 0
21 + 2 + 3 =0
2 + 4 =0
3 + 5 =0
4 5 + 26 =0
1 6 =0
t1
P1 P2
P3
t5 t3 t2
P5
P6 P4
t4
Sifn Trampa
Criterio 8: Una red de libre eleccin es viva si y slo si cada sifn en la red
contiene una trampa marcada.
5.12. ANLISIS LOCAL DE REDES DE PETRI 135
..
+1 0 0 0 0 0 . 1 0 0 0 +1
..
0 +1 0 0 0 0 . +1 1 0 0 0
..
0 0 +1 0 0 0 . +1 0 1 0 0
..
0 0 0 +1 0 0 . 0 +1 0 1 0
..
0 0 0 0 +1 0 . 0 0 +1 1 0
..
0 0 0 0 0 +1 . 0 0 0 +1 1
..
+1 +1 0 0 0 0 . 0 1 0 0 +1
.
+1 0 +1 0 0 0 .. 0 0 1 0 +1
Luego se eliminan las filas para las cuales la columna uno de C0 son no
nulas, lo cual es ahora C1 :
..
0 0 0 +1 0 0 . 0 +1 0 1 0
.
0
..
0 0 0 0 +1 0 0 0 +1 1
.. ..
I 1 .C1 =
0
0 0 0 0 +1 . 0 0 0 +1 1
..
+1 +1 0 0 0 0 . 0 1 0 0 +1
.
+1 0 +1 0 0 0 .. 0 0 1 0 +1
..
. +1 +1 0 +1 0 +1 . 0 0 0 0 0
4. 4
I .C =
..
+1 0 +1 0 +1 +1 . 0 0 0 0 0
Los resultados anteriores estn claramente normalizados, por los que los
soportes para los P-invariantes obtenidos son entonces:
P1=C1
C1 t1
C2:=C2+1
t1
C1:=C1-1
P2=C2
P1=C1
t1
n C1 > n C2:=C2+m
t1
m
C1:=C1-n
P2=C2
P1=C1 P2=C2
C1 C2 t1
C3:=C3+1
t1 C1:=C1-1
P3=C3
P1=C1 P2=C2 C1 C2 t1
C3:=C3+1
t1 C4:=C4+1
C1:=C1-1
P1=C1 C1 t1
C2:=C2+1
t1 t2 C1:=C1-1
C1 t2
C3:=C3+1
C1 t2 t1
C2:=C2+1
C1:=C1-1
C1 t1 t2
C3:=C3+1
C1:=C1-1
t1
C1
P1=C1 Ton=T(s)
Ton=T C1 Ton t2
C2:=C2+1
t2
C1:=C1-1
P2=C2
t1
C1
P1=C1 A(Accin)
A(Accin)
t2
C2 C3 C4 C5 C6
C1:=C1+1
C1 t1
C2:=C2+1
P1 C3:=C3+1
C1:=C1-1
t1
C2 t2
C4:=C4+1
P3 P2
C2:=C2-1
t5 t3 t2 C3 t3
C5:=C5+1
P5 P4 C3:=C3-1
C4 C5 t4
t4 C6:=C6+1
C4:=C4-1
P6
C5:=C5-1
C6 t5
C1:=C1+1
C6:=C6-1
t1
P1
P1 P2
t1
P2 P3
t2 t3
t3 t2
P3 P4
P4
(a) (b)
P1 P1 P2
t1 t2 t3 P5
t1 t4 t2
P2 P3 P4
t5
t4 t6 P6
t5 P3 P4
t3
(c) (d)
t9
P1 P2
t1 t2
P3 P4 P11
t3 t10
P6
P5 P7 P12
t6 t8 t11
t4
P8 P10
P9 P13
t7
t5
t12
145
146 BIBLIOGRAFA
149
150 CAPTULO 6. ESTNDAR IEC 61131-3
cdigo relacionado con cada proceso pueden ser diferentes, as unas partes
del cdigo deben ser evaluadas con mayor periodicidad en relacin con otras.
Estas demandas son bastantes difciles de cumplir mediante la mayora de los
sistemas tradicionales encontrados. Es ms, cuando el sistema requiere de con-
troles basados en tcnicas PID el problema se multiplica, ya que para garantizar
un buen control, es necesario mantener la velocidad de muestreo entre actua-
lizaciones de los algoritmos de control en estado estable y con una duracin
definida. Adems, cuando se hace necesaria la introduccin de anlisis ms
complejos se requerir de la presencia de operaciones aritmticas, las cuales
son bastante complicadas en su implementacin mediante el uso exclusivo de
programacin escalera.
Todas las problemticas expuestas son justificaciones ms que vlidas como
motivacin para la bsqueda y posterior introduccin del Estndar IEC 61131-
3 [2, 1, 8, 9].
variable global puede ser declarada en un programa y por tanto ser ac-
cedida desde todos los elementos de software dentro del mismo, igual-
mente si sta es definida en un recurso o en una configuracin podr ser
accedida por todos los elementos constitutivos de los mismos.
Variables de Representacin Directa: Permiten el acceso directo a posiciones
de memoria del PLC. Slo pueden ser declaradas y accedidas dentro de
los programas. Su uso extensivo dificulta la reutilizacin de los progra-
mas que las definen, dado que al indicar posiciones determinadas de
memoria stas pueden variar de un programa a otro.
Ruta de Acceso: Es una declaracin especial de variable que puede ser leda
o escrita por otras configuraciones remotas diferentes a la que la declara.
Es de resaltar que el estndar no define los protocolos de comunicaciones
a emplear.
CONFIGURACIN
Bloque VAR
de Funcin LOCAL
Funcin (FUN)
(FB)
FB FUN
RUTAS DE ACCESO
ALGORITMO
Parte de cdigo
Como ejemplo para los diferentes tipos de lenguajes del estndar, se tiene la
implementacin de un control sencillo para una alarma en un banco: si se abre
la caja fuerte en horario laboral se debe encender un indicador de riesgo, pero
si se abre la caja fuerte fuera de horario laboral se debe activar una alarma
sonora:
LD CajaFuerte
AND Laboral
ST Indicador
LD CajaFuerte
AND NOT(Laboral)
ST Alarma
CajaFuerte &
Indicador
1
Laboral &
Alarma
CajaFuerte
CajaFuerte Laboral
<Indicador
Laboral
<Alarma
CajaFuerte
1
Laboral Laboral
2 3
Indicador Alarma
Cancelar Cancelar
6.3.2. Identificadores
Los identificadores son mostrados en texto normal y se emplean para dar
nombres a las variables, funciones, nuevos tipos de datos y otros elementos
dentro del lenguaje. Siempre deben iniciar con un caracter que sea diferente
de un dgito y el resto de la cadena se puede componer de letras, dgitos o
lneas de subrayado, sin embargo se prohbe el uso de dos lneas de subrayado
seguidas. Se debe prestar atencin al hecho que los identificadores no son sen-
sibles a maysculas, por tanto dos variables llamadas por ejemplo Activo y
ACTIVO son tratadas como la misma variable; adems el estndar slo exige
la verificacin de los primeros 6 caracteres de un identificador para determinar
su unicidad, por lo que dos variables llamadas por ejemplo Activo_1 y Ac-
tivo_2 podran ser las mismas dependiendo del sistema empleado.
6.3.4. Comentarios
La gran mayora de los lenguajes de programacin, tanto modernos como
tradicionales, han permitido la insercin de comentarios dentro del cuerpo de
instrucciones, esto con el fin de poder especificar funcionalidades, facilitar el
mantenimiento de los algoritmos o simplemente para clarificar procedimien-
tos.
Todos los lenguajes IEC 61131-3 permiten la insercin de comentarios, aun-
que el Listado de Instrucciones tiene algunas restricciones. Un comentario se
inicia con los caracteres (* y se termina con *), se puede colocar en cualquier
ubicacin que permita la insercin de al menos un espacio en blanco, aunque
se debe tener en cuenta que los comentarios anidados no se permiten. A con-
tinuacin se muestra un ejemplo de comentario:
(*****************************************)
(*****************************************)
(*********Arranque Motor Trifsico********)
(*****************************************)
(*****************************************)
(*Arranque Y-Delta por Transicin Abierta*)
(*****************************************)
(*****************************************)
6.3.5. Delimitadores
Son smbolos especiales requeridos para la sintaxis de un lenguaje, los cua-
les pueden variar su significado dependiendo de su forma de uso. Por ejemplo,
el smbolo ( seguido de un asterisco denota el inicio de un comentario, pero
si se usa solo denota el listado de parmetros de una funcin que se invoca;
otro ejemplo de smbolo con mltiples usos, y por ende significados, es el -,
el cual se puede usar como el operador de sustraccin, pero tambin se puede
emplear como un operador de negacin de expresiones.
Algunos de los delimitadores ms empleados son los siguientes, tenindose
en cuenta que sus modos de uso y significados se podrn inferir para la gran
mayora de forma natural: +, - , #, E, ;, :=, ,(coma), (...), [...], ;, %, =>, <, >, >=,
<=, =, <>, *, **, /, &. El espacio en blanco se considera igualmente como un
delimitador.
160 CAPTULO 6. ESTNDAR IEC 61131-3
Debido al amplio rango de operacin de los PLCs hoy en da, se hace nece-
sario que estos soporten una gran variedad de tipos y formatos de datos, entre
los cuales se encuentran los Enteros, Reales, Tiempo, Fecha y Tiempo, Cade-
nas y Booleanos los cuales se constituyen como los tipos elementales de datos
disponibles.
Cuando se habla de tipos de datos siempre se hace una relacin con aque-
llos datos especiales que representan valores fijos para un tipo de dato dado,
normalmente denominados como constantes, a los cuales el estndar los llama
Literales.
Son tipos de datos que se forman con base en los tipos elementales y sus
propiedades, permitindose as al usuario la creacin personalizada de estruc-
turas complejas de datos adecuadas para una aplicacin dada. Estos tipos de-
rivados son globales para todo un proyecto y se emplean para declarar varia-
bles mediante el uso de nombres, en la misma forma que se hace con los tipos
elementales. La forma de definir estos tipos de datos es textual y para ello se
emplean las palabras reservadas TYPE y END_TYPE para indicar su inicio y
fin. Si por ejemplo, se desea crear un nuevo tipo de variable que refleje toda la
informacin de los motores de una planta industrial se podra crear un tipo de
dato como el siguiente:
164 CAPTULO 6. ESTNDAR IEC 61131-3
TYPE
Rpm :INT(0..10000); (*Propiedad de rango*)
MotMaq :ARRAY[1..20]OF Rpm; (*Propiedad arreglo*)
MotLin :ARRAY[1..10]OF MotMaq; (*Propiedad arreglo*)
Trabajo :(Paro, Mant, Prod); (*Propiedad enumeracin*)
Archivo : (*Nombre de la estructura*)
STRUCT
Nombre :STRING; (*Tipo elemental de dato*)
Estado :Trabajo:=Paro; (*Tipo enumerado
Motores :MotLin; inicializado*)
(*Tipo arreglo*)
END_STRUCT;
END_TYPE
6.3.7. Variables
Existen varios tipos de variables las cuales se declaran, al igual que los tipos
de datos, en la parte de declaraciones de una POU y dichos tipos dependen de
su funcionalidad dentro de la POU. La definicin de todos los tipos inicia con
una palabra reservada que indica el tipo, pero siempre termina con END_VAR.
Si dentro de un mismo tipo de variable existe mas de una variable del mis-
mo tipo de dato, stas se pueden definir como una lista separada mediante
el delimitador coma (,). Adems las variables poseen propiedades que tam-
bin pueden ser definidas dentro de su declaracin, entre las cuales estn: las
propiedades de los tipos de datos declarados ya sean elementales o derivados,
declaracin de valores iniciales, declaracin de lmites adicionales a arreglos y
declaracin de atributos.
En las secciones siguientes se ver los tipos especficos de variables dispo-
nibles con su aplicacin y los atributos que se pueden definir para cada una de
ellas.
VAR_INPUT
Inicio :BOOL (*Atributo de flanco de subida*)
END_VAR R_EDGE;
VAR CONSTANT
Modo (*Variable tipo Bit con atributo
END_VAR :Bit:=2#1; Constant fijada a un valor de 1
VAR_OUTPUT binario*)
Salida1, RETAIN
Salida2 :BYTE; (*Variables tipo Byte con atributo
END_VAR Retain*)
6.3.8.1. Funciones
EVALUAR := B* -(4*A*C);
IF EVALUAR >= 0 THEN
DISCR := TRUE;
END_IF;
END_FUNCTION
TYPE
TipoMODO : (RESET, ASC, DES,
RET):=RET:
END_TYPE
FUNCTION_BLOCK CONTADOR
VAR_INPUT
MODO : TipoMODO:=RESET;
END_VAR
VAR_OUTPUT
CUENTA : INT:=0;
END_VAR
PROGRAM CUENTA_CICLICA
VAR INPUT
CONTROL_CUENTA :
BOOL:=FALSE;
END_VAR
VAR_OUTPUT
VALOR_CUENTA : INT:=0;
END_VAR
VAR
CONT1 : CONTADOR;
END_VAR
IF CONTROL_CUENTA THEN
CONT1(MODO := ASC);
VALOR_CUENTA :=
CONT1.CUENTA;
IF CONT1.CUENTA = 100 THEN
CONT1(MODO := RESET);
END_IF;
END_IF;
END_PROGRAM
IN
TP
BOOL BOOL
IN Q
PT PT PT
Q
TIME TIME
PT ET
ET
t
IN
TON
BOOL BOOL
IN Q
PT PT PT
Q
TIME TIME
PT ET
ET
t
IN
TOF
BOOL BOOL
IN Q
PT PT
Q
TIME TIME
PT ET
ET
t
RTC
BOOL BOOL
IN Q
DATE_AND_TIME DATE_AND_TIME
PDT CDT
6.3.8.3. Programas
En analoga con los lenguajes tradicionales de programacin, las funciones
y bloques de funciones constituyen lo que se denomina subrutinas y la POU de
tipo programa viene siendo el programa principal o unidad mayor en jerarqua
dentro de la reutilizacin de cdigo. En los PLCs con capacidades de multitarea
se pueden tener varios programas en ejecucin simultnea, cada uno asociado
a una configuracin.
180 CAPTULO 6. ESTNDAR IEC 61131-3
6.4.1. Sentencias
Un programa se compone de un conjunto de sentencias, donde cada una
est separada mediante el delimitador ;, por lo que una sentencia puede ser
escrita empleando varias lneas ya que el caracter de alimentacin de lnea ser
tratado simplemente como un espacio. Los comentarios se pueden insertar en
cualquier lugar de la sentencia donde se permita la presencia de un espacio.
Las sentencias permiten entre otras labores asignar valores a variables, realizar
llamados a funciones y bloques de funciones, crear expresiones, evaluar sen-
tencias condicionales y crear estructuras de control de flujo.
indicando en este caso por ejemplo el significado de cada una de las variables
de la expresin a evaluar.
En general una expresin consiste de Operandos, los cuales se relacionan
mediante Operadores de tipos aritmticos o lgicos. Los operandos pueden ser
conformados por literales, variables de tipo simple o multielemento y llamados
a funciones. No se permite el uso de bloques de funciones como operandos de
una expresin, ya que estas pueden no tener valores de retorno, y por tanto son
tratadas directamente como sentencias.
Los operadores se dividen principalmente en tres grupos a saber: agru-
pacin, matemticos y lgicos. Para poder evaluar una expresin que incluye
varios operadores se definen reglas de precedencia, o jerarqua, entre los mis-
mos operadores; a continuacin se enumera cada uno de los operadores dispo-
nibles iniciando con el de mayor jerarqua y terminando con el de menor: ( ),
llamado a funcin, **, -(negacin), NOT, *, /, MOD, +, -(sustraccin), <, >, <=,
>=, =, <>, & (AND lgica), XOR, OR. Cuando una expresin contiene varios
operadores con el mismo nivel de jerarqua, entonces ellos son evaluados de
izquierda a derecha. Un ejemplo de asignacin de una expresin compuesta
por varios operandos y operadores se muestra a continuacin.
Figura 6.21: Formas de Sintaxis para la Sentencia IF ... THEN ... ELSE
El valor entero de seleccin para sentencias puede ser dado en cuatro for-
mas diferentes, a saber: como un nico valor entero (3 : <sentencias>;), como
conjunto de valores (1,3,7 : <sentencias>;), como un rango de valores (2..6 :
<sentencias>;) y como un valor de una variable enumerada. Para el caso de
una variable enumerada, si por ejemplo se tiene una variable llamada OPCION
con tres posibles valores (OPCION : (Opc1, Opc2, Opc3)) entonces cada uno se
puede emplear como un caso de la sentencia CASE, como se puede observar
en la Figura 6.23.
CASE OPCION OF
Opc1 :
<Sentencias>;
Opc2 :
<Sentencias>;
Opc3 :
<Sentencias>;
ELSE
<Sentencias>;
END_CASE;
WHILE <expresin
booleana>DO
<Sentencias>;
.
.
.
<Sentencias>;
END_WHILE;
REPEAT
<Sentencias>;
.
.
.
<Sentencias>;
UNTIL <expresin
booleana>
END_REPEAT;
fue asignado. En resumen, un RETURN ocasiona que una POU sea interrumpi-
da justo en el lugar de dicha sentencia y que la ejecucin prosiga exactamente
en el cdigo siguiente.
Para los datos de tipo ANY los operadores disponibles son los siguientes:
LD, ST, ADD, SUB, MUL, DIV, GT, GE, EQ, NE, LE y LT. El significado de estos
operadores, que a excepcin de LD y ST son aritmticos y de comparacin,
es igual al dado en la Seccin 6.3.8.1, donde la funcin relacionada se realiza
entre CR y el operando asociado y el resultado es asignado nuevamente al
acumulador. A estos operadores para tipos de datos ANY nicamente se les
puede aplicar el modificador de anidacin. Ahora se mostrar un ejemplo de
la forma como se pueden emplear los operadores aritmticos; ms adelante se
mostrar un ejemplo de como utilizar los de comparacin. La ecuacin y =
w2 (x + z) se puede representar en listado de instrucciones de la siguiente
forma:
LD w (*Se carga w en el acumulador CR*)
MUL w (*Se carga w2 en el acumulador CR*)
SUB( x (*Difiere resta de CR con parntesis*)
ADD z (*Realiza la suma de x con z*)
) (*Se realiza operacin SUB diferida*)
ST y (*Almacena el valor de CR en y*)
FUNCTION :BOOL:=FALSE
DISCR
VAR_INPUT :L_REAL;
A, B, C
END_VAR
VAR :L_REAL;
EVALUAR
END_VAR
LD B
MUL B
SUB( 4
MUL A
MUL C
)
ST EVALUAR
GT 0
JMPCN SALIR
ST DISCR
RET
SALIR:
END_FUNCTION
cionamiento tiene fundamento en el flujo de las seales entre los diversos ele-
mentos que componen un circuito de procesamiento [8, 9].
|
LINEAS |
| __ __ __ __ __ __ __ __
HORIZONTALES Y |
VERTICALES |
|
|
|
LINEAS |
QUE SE __ __ __ __
+ __ __ __ __
INTERCONECTAN |
|
|
| |
LINEAS | |
QUE NO SE __ __ __ __ __|__
CONECTAN | |
| |
+ __ __ __ __ +
| |
__ __ __ __
FORMAS | |
DE LOS | |
BLOQUES __ __ | |__ __
| |
+ __ __ __ __ +
__ __ __
>CABLE1> >CABLE1>
CONECTORES
__ __ __
>CABLE1>
>CABLE1>
4. En el mismo sentido del punto 2, cuando una primera red transfiere datos
a una segunda se necesita que la primera tenga disponibles todos los
datos requeridos en la segunda para que sta ltima pueda iniciar su eje-
cucin. Esto tambin se aplica en conjuntos de bloques de funciones que
se ejecutan bajo el control de diferentes tareas que poseen configuracin
de ejecucin en tiempos diferentes.
F = (A (B (C 1)))
001:
C OR
AND
1
tmp
B
tmp OR
F
A
001 Red1:
C OR
AND
1
tmp
B
tmp
OR
Red2
A
002 Red2:
0.05 MUL
AND S
N2
? ?
Contactos:
Bobinas:
4. En el mismo sentido del punto 2, cuando una red transfiere datos a otra
se requiere que la primera tenga disponibles todos los datos requeridos
en la segunda para poder iniciar su ejecucin.
B C F
FunAB1
FunAB
S1
E1
S2 Var2
Transicin, su
P=1 condicin se valida
cuando P=1
A
Etapa
Transicin, su
P=0 condicin se valida
Espera cuando P=0
P=1
B
P=0
Una transicin es una especie de barrera que retiene activas las etapas pre-
vias a ella hasta cuando se verifique una expresin booleana que se le asocia,
caso en el cual las etapas previas se desactivan y todas las etapas posteriores se
activan. Sin embargo la condicin de una transicin slo es evaluada cuando
todas las etapas previas a ella se encuentren en estado activo.
La expresin que describe la condicin de la transicin puede ser imple-
mentada en varias formas y en cualquiera de los otros cuatro lenguajes del
mismo estndar, aunque la forma empleada restringe los lenguajes a usar. Co-
mo ejemplo, las expresiones para las transiciones en la Figura 6.41 estn dadas
en ST.
A continuacin se describen las diversas formas en las cuales se puede rea-
lizar la descripcin de la condicin de transicin y en cada una se indica los
lenguajes del estndar que se pueden emplear.
La primera forma, denominada como de sintaxis inmediata, consiste en
escribir inmediatamente a continuacin de la transicin la expresin para la
condicin. En este caso escribir puede ser interpretado como la accin de es-
cribir una expresin booleana en lenguaje ST o por la conexin directa de una
red LD o FBD que entrega como resultado un dato de tipo BOOL. En esta
primera forma no se permite el uso de expresiones en lenguaje IL. A conti-
nuacin, en la Figura 6.42, se muestran los casos especficos mencionados.
6.8. DIAGRAMA FUNCIONAL SECUENCIAL (SFC) 203
Representacin Descripcin
Etapa1
Condicin de transicin evaluada mediante
cualquier expresin en lenguaje de texto estruc-
V1 & V2
turado (ST) que entregue como resultado un dato
Etapa2 booleano.
Representacin Descripcin
Etapa1
Se emplea un conector con conexin directa a la
transicin. El conector hace el enlace hacia una red
Conector
en LD o FBD que se encuentra en otro lugar del dia-
Etapa2 grama SFC
emplear cualquiera de los otros cuatro lenguajes del estndar en los cuales se
describe programticamente, de acuerdo a la naturaleza de cada uno, la expre-
sin booleana para el identificador de la transicin. En la Figura 6.44 se muestra
un ejemplo de cada uno de los casos posibles para esta forma de sintaxis.
Representacin Descripcin
Etapa1
A la transicin se le asigna un identificador, o nom-
bre, el cual puede ser definido usando cualquiera
Tran1 de los otros cuatro lenguajes del estndar.
Etapa2
END_TRANSITION
6.8.2. Secuencias
Cualquier POU implementada en SFC puede poseer una o ms redes, cada
una de las cuales se compone de etapas y transiciones. Nunca se podr conectar
dos etapas entre s o dos transiciones entre s. Es posible que una transicin est
precedida de una o ms etapas, e igualmente es posible que luego de ella exista
una o ms etapas siguientes.
La interconectividad entre estos elementos (etapas, transiciones) se deno-
mina secuencia, as si posterior a la activacin de una etapa es posible slo
6.8. DIAGRAMA FUNCIONAL SECUENCIAL (SFC) 205
* 2
* 1
Tran1 Tran2 Tran1 Tran2 Tran1 Tran2
Etapa2 Etapa3 Etapa2 Etapa3 Etapa2 Etapa3
La seleccin de una secuen- El usuario define mediante Las transiciones son eva-
cia se realiza evaluando las un nmero la prioridad de luadas sin ningn orden
transiciones de izquierda a la evaluacin, as cada ruta definido. En este caso se
derecha. La primer transi- es enumerada y la evalua- debe asegurar que las mis-
cin en ser validada define la cin se realiza en orden as- mas expresiones para las
ruta a seguir. Un asterisco in- cendente. Un asterisco y el condiciones de las transi-
dica que sta es la prioridad nmero asignado a cada ruta ciones operen de forma mu-
en uso. indican que sta es la priori- tuamente excluyente, es de-
dad en uso. cir, slo sea posible la vali-
dacin de una entre varias.
Etapa1 Etapa2
Tran1 Tran2
Etapa n
Tran
Tran
Etapa2 Etapa3 Etapa n
Etapa1 Etapa1
T1 T1
T2 T3 T4 T2 T3 T4
Etapa4 Etapa5 Etapa6 Etapa4 Etapa5 Etapa6
T5 T6 T5
Red Insegura: Si estando activas Etapa2 y Red Inalcanzable: En esta red nunca se po-
Etapa3 se valida T4 podra ocurrir tener acti- dr verificar T5, ya que Etapa5 y Etapa6 for-
vas simultneamente Etapa2 y Etapa4 debido man una secuencia divergente ocasionando
al retorno hacia Etapa1, adems el nmero de que nunca T5 tenga sus tres etapas previas ac-
marcas podra crecer sin control. tivas.
6.8.3. Acciones
Al describir una red mediante el lenguaje SFC se persigue como objetivo
que con cada etapa que se encuentre activa se realice la ejecucin de una ac-
cin, o un conjunto de acciones, que se asocia a dicha etapa con la finalidad de
implementar un comportamiento deseado. Estas instrucciones entonces son es-
critas dentro de una caja denominada Bloque de Acciones y la cual va unida a la
etapa asociada.
Las acciones tienen por finalidad definir las instrucciones de una etapa o
una secuencia de instrucciones que se deben ejecutar bajo ciertas condiciones.
Adems de implementar comportamientos externos del sistema, tambin se
pueden emplear como elementos para el control de flujo.
Calificador Nombre de
Tran1 Accin Indicador
Booleano
Etapa2
N AccionEtapa2 Indicador
IF Presion THEN
Tran2 Indicador := TRUE;
ELSE
Indicador := FALSE;
END_IF
Descripcin de la accin
Por ltimo, es de destacar que los bloques de acciones no son de uso restrictivo
del lenguaje SFC. Estos tambin pueden ser empleados dentro de redes FBD y
LD tal como se muestra en la Figura 6.50.
V1 &
V1 V2 Salida N Accin I1 Salida
N Accin I1 V2
E1.X
T1
E1 N AccinE1 AccinE1
T2 T2
T1
E1.X
E1 S Accin
T2 T2
Tn-1 Accin
En R Accin
Tn-1
Tn
E1.X
T1
T2 T2
2s 2s
E1.X
T1
T2 T2
2s 2s
T1 E1.X
E1 P Accin Accin
T2 T2
T1
E1.X
E1 SD T#2s Accin
T2
T2
Tn-1 Accin
En R Accin Tn-1
Tn 2s 2s
T1
E1.X
E1 DS T#2s Accin
T2
T2
Tn-1 Accin
En R Accin Tn-1
Tn 2s 2s
T1
E1.X
E1 LS T#2s Accin
T2
T2
Tn-1 Accin
En R Accin Tn-1
Tn 2s 2s
R &
Q
N 1
S
E1.X
L
Ei.X D
P
En.X
SD
DS
SL
Control de Accin
1. Todos las etapas iniciales son activadas por defecto cuando se realiza la
inicializacin del sistema, por ende se ejecutan las acciones asociadas a
6.8. DIAGRAMA FUNCIONAL SECUENCIAL (SFC) 215
Ti Ti+1
En.X En.X En+1.X
Etapa y
Transicin & & &
Previas En-1
En En En+1
Etapa 1 1 1
Siguiente
En+2
T1 Condicin Booleana
E1 C AccinEtapaE1
T2
Etapa Inicial
Start E10
A F
E11
ME1 Macro-Etapa
B G
Etapa2 E12
C H
Etapa3 S10
D Etapa Final
Una orden de forzado se comporta como una accin de ndole interna con la
cual la red de jerarqua inferior toma de inmediato la situacin que se impone
y adems esta orden es prioritaria sobre las dems reglas de evolucin. Con el
propsito de impedir ciclos indeseados se prohbe que una red forzada realice
accin similar sobre su red de orden superior y adems una red slo puede
ser forzada en todo instante por una sola red de orden superior. Lo anterior
facilita una de las condiciones generales de una red forzada y es que sta debe
permanecer en dicho estado mientras las condiciones que fijaron tal situacin
se sigan verificando.
La sintaxis general para una orden de forzado es: F/Identificador de red
a forzar:{elementos a forzar}. El formato para las etapas que se desea forzar
puede tomar varias formas dependiendo de lo deseado, as por ejemplo si se
desea forzar todas las etapas de una red identificada como G01 la sintaxis es
F/G01:{ }, pero si se desea desactivar nicamente la evolucin conservando
activa la etapa actual la sintaxis es F/G01:{*}. Si finalmente lo deseado es cam-
biar las etapas de la red que deben estar actualmente activas, por ejemplo a las
etapas 3 y 8, entonces la sintaxis es F/G01:{3,8}. En muchas ocasiones se desea
que estas rdenes de forzado duren solo un instante, caso en el cual se puede
emplear el calificador impulsivo para esta accin adicionando una flecha orien-
tada a continuacin de la letra F as: F/G01:{3,8}.
6.10. Ejemplo
Se presenta el desarrollo de un ejemplo en los cinco lenguajes del estndar
IEC 61131-3. Para la implementacin del mismo se ha empleado el paquete de
software CoDeSys.
6.10. EJEMPLO 219
Action Init
M1:=FALSE;
M2:=FALSE;
M3:=FALSE;
Action Step 2
M1:=TRUE;
IF S2 THEN
M2:=TRUE;
END_IF
IF S3 THEN
M3:=TRUE;
END_IF
Action Step 3
M1:=FALSE;
M2:=FALSE;
M3:=FALSE;
Action Step 4
M2:=TRUE;
IF S2 THEN
M3:=TRUE;
END_IF
IF S3 THEN
M1:=TRUE;
END_IF
Action Step 5
M1:=FALSE;
M2:=FALSE;
M3:=FALSE;
Action Step 6
M3:=TRUE;
IF S2 THEN
M1:=TRUE;
END_IF
IF S3 THEN
M2:=TRUE;
END_IF
V1 V2 V3
N3
Depsito de Mezcla
N2
M N1
V4 V5
Depsito Depsito
A B
Na Nb
VA VB
T1 T2 Vista frontal
Pt1 Pt2
Cai Cad Cbi Cbd Cci Ccd
CarroA CarroB CarroC
Ai,Bi Pa Pb Pc
Ci Ad,
At1,Bt1,Ct1 At2,Bt2,Ct2 Bd,
Cd
T1i T1d Carro de Carga
T1
T1a T1b T1c
CarroA CarroB CarroC
Pa Pb Pc
Vista lateral
[1] Bolton, W.
Programmable Logic Controllers, Fourth Edition.
Elsevier, 2006. ISBN-10: 0-7506-8112-8
[9] Lewis, R. W.
Programming Industrial Control Systems Using IEC 1131-3
Revised Edition
IEE 1998. ISBN 0-85296-950-3
229
230 BIBLIOGRAFA