UNIVERSIDAD DE ALCAL

DEPARTAMENTO DE ELECTRNICA
Grado en Ingeniera Electrnica y Automtica Industrial
PRUEBA INTERMEDIA TEMAS 1 Y 2.

Asignatura: INSTRUMENTACIN ELECTRNICA Fecha: 2-04-2013

Apellidos:
Nombre: SOLUCIN DNI:

CUESTIN 1.- Qu indica el marcado CE y qu se entiende por norma armonizada? (8 puntos)

TEORA

CUESTIN 2.- Qu se entiende por parmetros en rgimen esttico de un instrumento? Enumere y defina.
(12 puntos)

TEORA

CUESTIN 3.- Para un sistema paso-bajo de primer orden y frente a una seal de entrada escaln, obtenga el
tiempo de subida si BW en pequea seal son 20KHz.
Calcule el valor mnimo de Slew-rate para que este no afecte al tiempo de respuesta calculado anteriormente si la
amplitud del escaln a la entrada del sistema es de 2V y la ganancia del sistema G=5. (12 puntos)

Sustituyendo: TS=17.5s
dSo(t ) AG
So(t ) = AG(1 e t / ); SR = = AG2 BW = 1.256(V / s)
dt MX

CUESTIN 4.- En el medidor de fuerza de la figura, nominalmente, KP1=10mV/N, KP2=10V/V, O1=1V y O2=-
10V. Calcule:

a) El error de offset total expresado en Newton si los errores de ganancia de KP1 y KP2 son 100ppm en ambos
casos y los errores de offset de O1 y O2 son 0.1mV y 2mV, respectivamente. (6 puntos)

O2 Total = O1K P 2 + O 2 + K P 2 O1 = O1K P1 + O 2 + Kp2 K P 2 O1 = 4mV

O2 Total
F = = 0.04 Newton
K P1K P 2

b) La desviacin estndar del error de offset total expresada en Newton, si los valores de error indicados en
el apartado anterior fuesen realmente las desviaciones estndar de cada uno de los errores. (6 puntos)

O 2 = ( O1K P 2 ) 2 + 2O 2 + ( Kp 2 K P 2 O1 ) 2 = 2.45mV
O2
F = = 0.0245 Newton
K P1K P 2
CUESTIN 5.- Dibuje el modelo equivalente de dos puertas de transmisin de un mismo chip adyacentes.
(10 puntos)

TEORA

CUESTIN 6.- Un ADC de 10 bits con redondeo y con salida en binario natural desplazado, se ajusta para
digitalizar con la mxima resolucin tensiones de entrada entre 2V y 6,096 V. Supuesto el cdigo de salida igual
0x100, justifique los posibles valores de la tensin de entrada. (12 puntos)

q=(6,096V-2V)/210=4,096V/1024=4mV

Ve=2V+Dqq/2 = 2V+256 4 mV 2 mV

2V+1,024V-2mV Ve < 2V+1,024V+2mV

3,022 V Ve < 3,026 V

CUESTIN 7.- Un ADC de 12 bits, con un escaln de cuantificacin de 1mV, tiene un DNL de 3/5 LSB.
a) Justifique si pueden existir missing codes. (6 puntos)

No, ya que el DNL es superior a -1 LSB.

b) Calcule el mnimo incremento que se debe producir en la entrada para asegurar que la salida se incrementa
en un bit. (6 puntos)

El incremento mnimo que garantiza el cambio de cdigo es igual al valor mximo del escaln, 1,6q.

CUESTIN 8.- Calcule la mxima de una seal x(t) = Asen2(t) ajustada al fondo de escala de un ADC de 12
bits sin S&H, con tiempo de conversin de 5 s para que el error en la conversin debido a su variacin sea inferior
a q/2. (12 puntos)

Tc (d x(t) / dt )mx q/2

TcA FS/213
MT-015
mode FS =A
and "inverted" mode, respectively, but as there is no consensus on whether the voltage
mode or the current mode is the "normal" mode for a ladder network, so this nomenclature can
be misleading. 13
Each mode has its advantages and disadvantages.
TcFS FS/2
In the voltage mode R-2R ladder DAC shown in Figure 5, the "rungs" or arms of the ladder are
1/( Tc213switched
) =1/(510 -6 V13 and ground, and
between2 REF) =24,4 rad/s the output is taken from the end of the ladder. The
output may be taken as a voltage, but the output impedance is independent of code, so it may
equally well be taken as a current into a virtual ground. As mentioned earlier, this architecture
was proposed by B. D. Smith in 1953 (Reference 3).
CUESTIN 9.- Calcule la VOUT del DAC de la figura. R R R V
OUT

(10 puntos)
2R 2R 2R 2R 2R

TEORA LSB MSB

VREF

Adapted from: B. D. Smith, "Coding by Feedback Methods," Proceedings of the

I. R. E., Vol. 41, August 1953, pp. 1053-1058

Figure 5: Voltage-Mode R-2R Ladder Network DAC

The voltage output is an advantage of this mode, as is the constant output impedance, which
eases the stabilization of any amplifier connected to the output node. Additionally, the switches
switch the arms of the ladder between a low impedance VREF connection and ground, which is
also, of course, low impedance, so capacitive glitch currents tend not to flow in the load. On the
other hand, the switches must operate over a wide voltage range (VREF to ground). This is