ELT 3722 ELECTRONICA DIGITAL II CAPITULOS 1.- DISEO LOGICA SECUENCIA SINCRONA 2.- DISEO DE CONTADORES 3.

- DISEO DE REGISTROS 4.- LOGICA SECUENCIAL ASINCRONA MODO NIVEL 5.- CONVERSORES ADC Y DAC 6.- MEMORIAS 7.- LOGICA SECUENCIA ASINCRONA MODO PULSO BIBLIOGRAFIA 1.- SISTEMAS ELECTRONICOS DIGITALES 2.- ELECTRONICA DIGITAL MODERNA 3.- DISEO DIGITAL 4.- FUNDAMENTO DE SISTEMAS DIGITALES 5.- DISEO DIGITAL 6.- SISTEMAS DIGITALES 7.- ANALISIS Y DISEO DE CIRCUITOS LOGICOS DIGITALES 8.- DISEO DIGITAL 9.- FUNDAMENTOS DE DISEO DIGITAL 10.- ELECTRONICA DIGITAL MANDADO ANGULO J.M. M. MANO FLOYD WAKERLY TOCCI NAGLE ET.AL. MARKOWITZ ROTH ARTIGAS

CAPITULO 1 DISEO LOGICA SECUENCIAL SINCRONA Es una combinacin de lgica combinacional y de realimentacin. LOGICA COMBINACIONAL MEMORIA Figura 1 Los circuitos sncronos cambian en instantes discretos de tiempo. Estn gobernados por circuitos de reloj (Clock) (C.P.) o pulsos de reloj. Son circuitos secuenciales, es decir, que pueden memorizar secuencias de eventos. Por ejemplo: son circuitos secuenciales los candados con clave tipo caja fuerte, mientras que los candados tipo cerradura de maletines de viaje son combinacionales. UNA O MS

ENTRADAS

SALIDAS

Candado con combinacin Figura 2

cerradura con clave

Otro ejemplo seria un telfono que es un elemento secuencial ya que memoriza la secuencia de nmeros a discar. Los elementos de memoria son los flip flops. Por ejemplo se tiene el flip flop SR cuyo diagrama se muestra a continuacin:

Figura 3

Q 0 0 0 0 1 1 1 1

S R Q(t+1) 0 0 0 0 1 0 1 0 1 1 1 X 0 0 1 0 1 0 1 0 1 1 1 X

Tabla de verdad del Flip Flop Figura 4

Simbolo del flip flop SR Figura 5 De la tabla de verdad se obtiene

Figura 6 De donde Q(t+1)=S + RQ si SR=0 Por ejemplo un Flip flop tipo D

Figura 7 Tabla de verdad del flip flop D Q D Q(t+1) 0 0 0 0 1 1 1 0 0 1 1 1 Figura 8 3

Smbolo

Pasa datos Q(t+1)=D Figura 9 Ejemplo.- un flip flop J-K J= set K=reset
J Q CP K Q

Figura 10 Smbolo

Figura 11 Q(t+1)=JQ + KQ ecuacin del flip flop Flip Flop tipo T

Figura 12 Smbolo

Figura 13 Q(t+1)=TQ + TQ Reloj de Disparo.Los disparos de los diferentes Flip flops se realizan por pulsos en los que se pueden notar varios tipos.

Respuesta al borde positivo

Respuesta al borde negativo

Respuesta al nivel positivo Figura 14 Flipo Flop tipo D disparado por flancos Latch D amo esclavo
D

GRB

GRB

CLR

CLR

AMO

ESCLAVO

CP

Figura 15 Anlisis de un circuito secuencial sncrono.- Vamos a analizar un circuito previamente implementado, el circuito tiene una entrada X, una salida Z y dos flip flop tipo SR, este circuito tiene dos flip flops ya que tiene cuatro estados, en general numero de estados = 2m numero de estados y m el numero de flip flops.

Figura 16 Construimos la tabla de estado analizando uno por uno los diferentes valores que toman tanto las salidas como las entradas, siempre accionadas por el C.P. (Pulso de reloj) Tabla de estados.Estado Presente A 0 0 1 1 B 0 1 0 1 Estado Siguiente X=0 X=1 A B A B 0 0 0 1 1 1 0 1 1 0 0 0 1 0 1 1 Tabla 1 Salida Z X=0 X=1 0 0 0 0 0 0 1 0

Estado presente: antes de la ocurrencia del pulso de reloj. Estado Siguiente: Despus de la aplicacin del pulso. Salida: Estado de la salida en el estado presente. Se puede hacer anlisis de los diferentes tipos de flip flops (J-K, T, D) Un circuito secuencial con m flip flops y n entradas tendr 2m renglones y 2n columnas de acuerdo a n entradas tanto en el estado siguiente como en las salidas. Diagrama de estados.-

Figura 17 X/Z Significa que x es la entrada y Z es el valor de salida en cada transicin. Representacin grfica de la tabla de estados en la que se observa mejor el flujo de datos de uno y otro estado. Si existe una entrada hay dos transiciones.

Figura 18 Pero si existen dos entradas hay 4 transiciones en general si hay n entradas existen 2n transiciones para cada estado.

Figura 19 Ecuaciones de estado.Para el FF A de la tabla se tiene: A(t+1)=ABX+ABX+ABX+ABX Despejando A(t+1)=(AB+AB+AB)X+ABX Se puede minimizar por medio de la tabla de Karnaugh

Tabla 2 7

A(t+1)=AB+BX+AX Se eleva a la forma de un flip flop SR A(t+1)=A(B+X)+BX A(t+1)=A(B.X)+BX Donde BX=S y BX=R , entonces como A(t+1)=S+RA Ecuacin del flip flop SR A De igual forma

Tabla 3 B(t+1)=ABX+ABX+ABX+ABX Con la tabla B(t+1)=BX+AX+AB B(t+1)=AX+B(X+A) B(t+1)=AX+B(XA) De donde S=AX y R=AX entonces B(t+1)=S+RB ecuacin del flip flop f SR B Tabla de Excitacin.De la tabla de verdad del Flip Flop SR se tiene Q S R Q(t+1) 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 X 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 X Tabla 4 Se rearma la tabla a la siguiente forma Q(t) Q(t+1) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0 Tabla 5 Tabla de excitacin flip flop SR

Similarmente se construyen las otras tablas.

Q(t) Q(t+1) J K 0 0 0 X 0 1 1 X 1 0 X 1 1 1 X 0 Tabla 6 Tabla de excitacin flip flop JK Q(t) Q(t+1) D 0 0 0 0 1 1 1 0 0 1 1 1 Tabla 7 Tabla de excitacin flip flop D Q(t) Q(t+1) T 0 0 0 0 1 1 1 0 1 1 1 0 Tabla 8 Tabla de excitacin flip flop T Ejercicio para los alumnos.Demostrar las otras tablas de excitacin para los otros flip flops. Reduccin de estados.Este proceso se usas para minimizar circuitos ya que se tendr en cuenta que m flip flops producen 2m estados. Se construye asi a partir de una tabla de estados no asignada. Por ejemplo la tabla de estados con estados equivalentes. Estado Estado Siguiente Salida Z Presente X=0 X=1 X=0 X=1 a a b 0 0 b c d 0 0 c a d 0 0 d e f 0 1 e a f 0 1 f g f 0 1 g a f 0 1 Tabla 9 Tabla de implicaciones 9

Todos los estados menos el ltimo Todos los estados menos el primero

Tabla 10 Reglas a seguir: 1) Las salidas deben ser iguales para dos estados implicados. 2) Se anotan en las casillas los estados implicados. Luego se hace una segunda pasada anulando o tickeando las diferentes implicaciones. Del ejemplo se tiene: Estados equivalentes (d,f) y (e,g) Entonces se pueden hacer que d=f y e=g entonces se anulan los estados ya sea el d f y e g De donde. Estado Estado Siguiente Salida Z Presente X=0 X=1 X=0 X=1 a a b 0 0 b c d 0 0 c a d 0 0 d e d 0 1 e a d 0 1 Tabla 11 Tabla de estados reducida. De siete estados se redujo a cinco estados aunque el numero de flip flops que son tres no se redujo, pero s la lgica combinacional se reducir. Asignacin de estados.Si se tiene una tabla de estados, se puede asignar cada estado con un nico valor digital, pero estos pueden ser muchos tipos de asignacin.

10

Estado Asignacin 1 Asignacin 2 Asignacin 3 A 001 000 000 B 010 010 100 C 011 011 010 D 100 101 101 e 101 111 011 Tabla 12 En general, si el nmero de estados es m, se tiene que donde r son las variables de estado.

Ecuacin 1 Entonces las formas de asignar las 2r combinaciones de variables de estado a los m estados, hay reglas para poder elegir. 1) Se deben examinar los renglones de la tabla de estados que tengan anotaciones idnticas por el estado siguiente en cada columna, columna, entonces estos renglones deben recibir asignaciones adyacentes. 2) Las anotaciones de estado siguiente para un rengln dado, deben recibir asignaciones adyacentes. 3) Las asignaciones deben hacerse de tal manera que se simplifiquen los mapas de salida. Modelo de Mealy y Moore.Un modelo secuencial tiene entradas, salidas y estados internos. Pero hay dos modelos de circuitos secuenciales: Mealy y Moore, difieren en la forma en que se generan las salidas. Mealy.La salida es funcin tanto del estado actual como de las entradas. Moore.La salida solo es funcin del estado actual. Otros ven el modelo secuencial como FSM Finite State Machine. Mealy.-

11

Figura 20 Diagrama de estados Mealy

0/0 0/1
00 10

1/0

1/0

0/1

0/1

1/0

01

1/0
Figura 21

11

Moore.-

Figura 22 Diagrama de estados Moore.

0 1

00/0

01/0

11/1

10/0

12

Figura 23 Tabla de estados de excitacin.Estado Presente A B 0 0 0 0 0 1 0 1 1 0 1 0 1 1 1 1 Y luego se simplifica Entrada X 0 1 0 1 0 1 0 1 Estado Siguiente A B 0 0 0 1 1 0 0 1 1 0 1 1 1 1 0 0 Tabla 13 Entradas FF JK KA JB X 0 X 1 X X X X 0 0 0 1 0 0 1 X

JA 0 0 1 0 X X X X

KB X X 1 0 X X X 1

JA=BX

KA=BX

JB=X

KB=(A B)

Tabla 14 Procedimiento de diseo.-Se debe seguir un check list para realizar todas las tareas referentes al diseo secuencial sncrono. 1) 2) 3) 4) 5) 6) 7) 8) 9) Planteamiento del problema. Diagrama de estados Tabla de Estados Reduccin de estados. Asignacin de estados. Determinacin del tipo de Flip flop Tabla de excitacin y salida Mapas o mtodo tabular para simplificar Diagrama lgico.

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Ejemplo de diseo.Disear un circuito que detecte tres o ms 1 en una lnea de entrada serial. Para este caso X es la entrada y Z es la salida y su secuencia seria ms o menos as: X: 0011001111 Z: 0000000011 Y su diagrama de estados es el siguiente:

Figura 24 Su tabla de estados es la siguiente: Estado siguiente X=0 X=1 S0 001 000 S1 010 010 S2 011 011 S3 100 101 Tabla 15 Continuar el ejemplo como ejercicio para los alumnos. CAPITULO 2 DISEO DE CONTADORES Este es un circuito secuencia que pasa de estado a estado cuando se aplican pulsos de control a l. Estos pulsos pueden ser cclicos o al azar. Existen los contadores binarios o en cualquier sistema de numeracin. Existen contadores sincrnicos y los de rizo. En este captulo vamos a diseara un contador sincrnico. Contador binario, diagrama de estados. Estado Presente Salida 0 0 0 1

14

Figura 25 No existen entradas, pero podra haber si son entradas de control. Como es un contador binario, ya no necesita asignarlos ya que efectivamente ya estn asignados. Un ejemplo de contador con entradas sera as:

00 1 0 11 0 1 10
Figura 26 Si la entrada X=1 el contador es ascendente pero si la entrada es =0 el contador es descendente. El resto del diseo es el anteriormente estudiado, es decir despus de realizar el diagrama de estados podemos continuar con: 1) Diagrama de estados 2) Tabla de estados 3) Tabla de excitacin de estados 4) Minimizacin 5) Diagrama lgico 6) Tampoco necesita minimizar la tabla de estados, ya que como es un contador, necesita de todos sus valores. Ejemplo de tabla de estados de excitacin con flip flops tipo T

1 0 01 0 1

15

Estado siguiente TA2 TA1 001 0 0 010 0 1 011 0 0 100 1 1 101 0 0 110 0 1 111 0 0 000 1 1 Tabla 16 TA2=A1A0 TA1=A0 TA0=1 Diseo con ecuaciones de estados.Con flip flops tipo D cuya ecuacin caracterstica es Q(t+1)=D Estado Presente Estado siguiente A B X A B 0 0 0 0 0 0 0 1 0 1 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 0 Tabla 17 A(t+1)=DA(A,B,X)= (2,4,5,6) B(t+1)=DB(A,B,X)= (1,3,5,6) DA=ABX+ABX+ABX+ABX =(AB+AB)X+AB(X+X) =(A+A)BX+AB =BX+AB Similarmente: DB=AX+BX+ABX Implementando:

Estado Presente 000 001 010 011 100 101 110 111

TA0 1 1 1 1 1 1 1 1

16

Figura 27 Contadores en cascada (rizo).Sirven para trabajar con mdulos mayores. La ltima etapa excita a la entrada del siguiente contador.

Figura 28 Contador mod(4) 4 estados

Figura 29 Se colocan contadores en cascada para poder lograr contadores de mayor mdulo. 17

C.P.

MOD(4)

MOD(4) Mod(16)

Figura 30 Tambin existen los divisores de frecuencia como el siguiente.

Figura 31 CTEN=Count Enable o habilitar conteo. TC= Terminal Count o fin de conteo Practica para los alumnos.DIV8 DIV12 DIV16

Figura 32 Que modulo cuenta el contador global? Cuantos contadores de dcadas en cascada se necesitan para dividir la frecuencia del reloj entre 1,000,000? Contadores programables.Vamos a estudiar a los integrados 74160 y 74163 cuyos diagramas de pines se presentan a continuacin.

Figura 33 D3D0 Datos Q3Q0 Salidas CLEAR Borrar (low) LD Cargar (low) ENP ENT Habilitar cuenta (High) CK Clock RCO Fin de conteo (high) El 74160 cuenta en BCD 18

El 74163 cuenta en binario La programacin se rige por una tabla. CLEAR LOAD ENP ENT Ck Q2Q0 Rco Funcin 0 X X X 0000 0 Borrado 1 0 X D3D0 Carga 1 1 0 X Q(t)-1 No cuenta 1 1 1 Q(t)+1 Cuenta 1 1 1 1001 1 Fin de cuenta Tabla 18 En el 74163 el fin de cuenta es 1111 Ejercicio con contadores 74160 y 74163

Figura 34 Verificar que tipo de contador es. CAPITULO 3 DISEO DE REGISTROS Estos circuitos son secuenciales y almacenan datos, por ejemplo tenemos a los circuitos 74HC164, 74HC165, 74HC174, 74HC194, 74HC195, que podemos estudiar a cada uno en sus caractersticas ms principales. Los registros almacenan datos y desplazan estos. Existen cuatro tipos de registros: Entrada serial y salida serial, luego los de entrada seria, y salida paralela, los de entrada paralela y salida serial y por ltimo los de entrada paralela y salida paralela. 1) Entrada serial salida serial.-

Figura 35 El desplazamiento puede controlarse con una compuerta AND y una entrada que controla el desplazamiento. Una aplicacin de este circuito es la de sumadora serie.

19

Figura 36 2) Entrada serial y salida paralela.-

Figura 37 El circuito que sigue puede ser til para interpretar este funcionamiento. 3) Entrada paralela y salida serial.D0 D1 D2 D3

Shift/Load
4 1 5 2 6 3

GRB

GRB

GRB

GRB

S/S

CLR

CLR

CLR

CLR

C.P

Figura 38 El siguiente circuito como el 74166 nos sirve para identificar a este tipo. Con LOAD=0 compuertas 4, 5, 6 esta apagadas (OFF) y 1, 2, 3 estn encendidas (ON) Con SHIFT=1 las compuertas 4, 5, 6 estn encendidas (ON) y 1, 2, 3 estn apagadas (OFF). 4) Entrada paralela y salida paralela.Ejemplo esta el 74LS194 20

Figura 39 Registro de desplazamiento bidireccional.-

Figura 40 Si R=1 desplazamiento a la derecha R/L=1 de 1 a 4 estn en HIGH Si L=0 desplazamiento a la izquierda R/L=0 de 5 a 8 estn en HIGH. Este es un registro bidireccional que se carga en forma serial y desplaza ya sea a izquierda o derecha dependiendo de sus pines de control. CAPITULO 4 LOGICA SECUENCIAL ASINCRONA (MODO NIVEL) Algunas caractersticas que podemos mencionar de este tipo de lgica se enumeran a continuacin: 1) Estos circuitos no utilizan pulso de reloj. 2) El cambio de estados ocurre cuando cambian las variables de entrada. 3) Son circuitos ms econmicos. Estos circuitos se pueden representar en un diagrama de bloques.

21

Figura 41 El circuito o sistema ser estable si ocurre que yi=Yi i=1, 2, 3, k Funcionan bajo el modo Fundamental que permite que cambie solo una entrada a la vez y solo cuando este est en un estado estable. Tambin se los conoce como circuitos en modo fundamental. Anlisis.La realimentacin puede o no tener flip flops que se llaman en este caso seguros o latches. Vamos a analizar un circuito ya realizado o implementado.

Figura 42 Existen dos lazos, una variable de entrada X y 2 realimentaciones y1 y y2, el retardo puede ser de 2 a 10 nseg. Ms o menos 1 nseg. por pie de longitud de cable. Las variables de excitacin pueden ser las salidas directas del sistema. Al analizar dicho circuito vamos a resolver unas ecuaciones lgicas que resultan de este sistema. Y1=xy1+xy2 Y2=xy1+xy2 De cada ecuacin formamos una tabla tipo Karnaugh. 22

Figura 43 Luego unimos ambas tablas para formar una sola.

y1 y2 00 01 11 10

Y1 Y2 X 1 0 00 11 11 00 01 01 10 10

Figura 44 Verificamos la condicin yi=Yi y encerramos en un circulo aquellos estados que cumplen la condicin y1y2=Y1Y2. Esta tabla se denomina tabla de transicin. Esta tabla tiene semejanza con la tabla de estados donde las variables de excitacin son los estados siguientes y las variables secundarias son los estados presentes. Procedimiento.Para lograr una tabla de transicin hemos seguido estos pasos. 1) Ver los lazos de realimentacin 2) Las salidas son Yi y las entradas son yi donde i=1, 2, 3, k 3) Derivar funciones booleanas de todas las Yi o sea Y=f(x,y) 4) Graficar en un mapa tipo K a todas las variables de excitacin. 5) Combinar todas las tablas encontradas. 6) Buscar los estados estables. Tabla de flujo.Esta tabla es la tabla de transicin pero sus estados son alfanumricos, es decir no estn valoradas o asignadas. Tambin se incluye la salida del circuito si la hubiera.

23

Figura 45 Tablas de flujo. Asignando la segunda tabla de flujo se tiene que a=0 y b=1 Simplificando

Y1=x1x2+x1y1 Figura 46 Implementando

Z=x1x2y1

Z X1 X2 y1 Y1

y1

Figura 47 Circuito implementado. Condiciones de carrera.Este fenmeno ocurre cuando las variables de entrada cambian dos o ms simultneamente. Existen dos tipos de condiciones de carrera la Crtica y la no crtica.

Figura 48 24

El estado final estable es el mismo No depende de orden de cambio de variables de estado. Condicin de carrera no crtica.

Figura 49 Los estados finales estables son diferentes. Esta condicin es de carrera crtica. Estabilidad.-

Figura 50 En este circuito vamos a presentar un fenmeno que es la inestabilidad. Se resuelve la implementacin anterior. Y=(x1y)x2 Y=(x1+y)x2 Y=x1x2 +yx2 Y=x1x2+yx2 Se dibuja un mapa tipo K

Figura 51 En el grfico se ve que cuando x1x2=11 si viene de cualquier otra combinacin, produce una oscilacin entre 0 y 1 indefinidamente. De este hecho, se puede indicar que: En la tabla de transicin, si existe una columna que no tenga ni un solo estado estable, entonces se dice que el circuito tendr una inestabilidad. El circuito no realizar el trabajo para el que fue diseado. Circuitos con latches (seguros).En este tipo de diseos se usarn los latches del tipo NOR o NAND asncronos. LATCH NOR. 25

Figura 52 Tabla de verdad S 1 0 0 0 1 Redibujando el latch NOR R 0 0 1 0 1 Q 1 1 0 0 0 Q 0 0 Despus de SR=0 1 1 Despus de SR=1 0 Tabla 18

Figura 53 Resolviendo el latch. Y=((S+y)+R) si SR=0 Y=(S+y).R Y=SR + Ry Pero como SR=0 Y=SR+SR+Ry Y=S(R+R)+Ry Y=S+Ry Ecuacin del seguro NORDualmente como ejercicio los alumnos pueden encontrar la ecuacin del latch o seguro NAND.

Figura 54

S R y
26

Y=Q

Figura 55 Y=(S(Ry)) = S + Ry Y=S + Ry ecuacin del latch NAND Si SR=0 Anlisis con latch.-

Figura 56 Resolvemos para S1 R1 R2 S2 S1= x1y2 R1=x1x2 S2=x1x2 R2=x2y1 Verificamos que SR=0 la condicin tiene que cumplirse. S1R1=x1y2x1x2=0 S2R2=x1x2x2y1=0 Ambas cumplen dicha condicin Luego realizamos la tabla de transicin. Y1=S1+Ry1 Ecuacin prototipo Reemplazando: Y1=x1y2+(x1x2)y1 Y=x1y2+x1y1+x2y1 Y2=S2+R2y2 Reemplazando: Y2=x1x2+(x2y1)y2 Y2=x1x2+(x2y1)y2 Y2=x1x2+x2y2+y1y2 Combinando ambas ecuaciones en un mapa se tiene

27

Y1 y1 y2 00 01 11 10 00 0 0 0 0 01 0 0 1 1 11 0 1 1 1 00 00 01 00

10 0 1 1 1 00 01 11 10

Y2 00 0 1 0 0 10 00 11 10 10 01 0 1 1 0 11 1 1 1 1

10 0 1 0 0

y1 y2 00 01 11 10

Y1Y2 11 01 00 01 11 10 01 11 11 11

00

Figura 57 En esta tabla de transicin existe una condicin de carrera crtica. Cuando y1y2x1x2=1101 y x2 se mueve de 1 a 0. Y=Q(t) Y=Q(t+1) Implementacin.Es un diagrama lgico de la tabla de transicin Ejemplo si tenemos una tabla de transicin con latches.

Figura 58 Implementacin solo con lgica combinacional. Y=x1x2+x1y Ahora utilizamos la tabla de excitacin del seguro SR y Y) S R 0 0 0 X 0 1 1 0 1 0 0 1 1 1 X 0 Tabla 19

28

S=x1x2 Figura59 Implementando con latch NOR tenemos:

R=X1

Figura 60 Para realizar lo dual es decir implementar con latches NAND hacemos S=x1x2 entonces S=(x1x2) R=x1 entonces R=x1 Entonces implementamos con latches NAND

Figura 61 Procedimiento de diseo.Hacemos un check list de todo el procedimiento. 1) Planteamiento del problema 2) Realizar la tabla de flujo primitiva. 3) Reduccin de estados (diagrama de fusin) 4) Tabla de flujo reducida, Asignacin. 5) Tabla de transicin 6) Minimizacin ya sea lgica combinacional o uso de seguros. 7) Diagrama lgico. Ejemplo de diseo.Se debe disear un circuito en modo fundamental que realice las siguientes condiciones. 1) Si G=1 entonces D=Q 2) Si G=0 entonces Q retiene.

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Figura 62 Tabla de flujo primitiva

Figura 63 Mtodo de minimizacin de pares equivalentes mediante diagrama de fusin. Se procede como se explic anteriormente, excepto que ya no se buscan estados equivalentes sino pares compatibles.

Figura 64 Elegimos pares compatibles. (a,b)(a,c)(a,d)(b,e)(b,f)(c,d)(e,f) Diagrama de fusin.-

30

Figura 65 Unimos todos los puntos correspondientes a la compatibilidad del par, luego se forman o no, figuras geomtricas definidas, es decir, recta, tringulo, cuadrado, etc. Mas sus diagonales. En general polgonos de n lados mas sus diagonales. Los polgonos ms grandes son los llamados pares compatibles maximales, y deben cumplir la cobertura cerrada, es decir, cubre todos los estados y cerrado significa que se incluyen los estados implicados. En el ejemplo se elimina (a,b) ya que est cubierto por los otros pares compatibles. Se eligen (a,c,d) y (b,e,f), se cumple la cobertura y el cierre. Tabla de flujo reducida.-

Figura 66 Asignado a=0 y b=1

Figura 67 Minimizando.

Y=DG+GY 31

Q=DG + Gy = Y

Implementando con lgica combinacional.

D Q=Y G y
Figura 68 Implementando con seguros (latches) SR utilizando las tablas de excitacin.

00 0 1
Figura 69 S=DG Implementando con latch NOR

X 0

R DG 01 11 X 0 1
R=DG

10 X 0

Figura 70 S=DG Para latch NAND se aplica la dualidad R=DG

Figura 71 S=DG Despejando S=(DG) S=D+G R=DG R=(DG) R=D+G

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CAPITULO 5 CONVERSORES ADC Y DAC Son elementos digitales que estn situados como interfaces entre la CPU o elemento controlador inteligente y el mundo exterior analgico. En el diagrama de bloque podemos ver su situacin

Figura 72 Teorema del muestreo.Si una seal continua S(t) tiene una banda de frecuencias tal que Fm sea la mxima frecuencia en esa banda, dicha seal puede reconstruirse sin distorsin a partir de muestras de la seal tomadas a una frecuencia Fs siendo Fs2Fm Esquema simplificado

Figura 73 Caractersticas del FET 1) Elevada resistencia al aislamiento en OFF 2) Baja resistencia si estn encendidas ON 3) Elevada velocidad de conmutacin 4)

33

Figura 74 Para la reconstruccin se emplea un filtro PB con funcin de transfer transferencia Av

Figura 75 Respuesta plana hasta Fm luego cae a 0 entre Fm y Fs-Fm. Fs Fm. Si existen varias seales S1, S2, S3, . Sk, se puede multiplexar en el tiempo.

Figura 76 Cuantificacin y codificacin.La cuantificacin de una seal cosiste en la conversin de la seal, que puede tomar un determinado valor dentro de un intervalo cuyos valores son discretos o varia en incrementos fijos. Por tanto se asigna un mismo valor en todas las seales cuya magnitud se encuentre comprendida dentro de un intervalo, alo, que constituye el Escaln de cuantificacin. Para este proceso se realizan los siguientes pasos. 1) Muestrear la seal continua 2) Cuantificar la seal propiamente dicha con un cuantificador que tiene la siguiente funcin de transferencia.

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Niveles de decisin d -2.5, -1.5, -0.5, 0.5, 1.5, 2.5 Diferencial de Voltaje es constante Si esta diferencial vara en forma logartmica, entonces existe compresin de la seal Figura 77 Error de cuantificacin

Figura 78 Si se quiere cuantificar una seal con un margen margen pico a pico M, usando P niveles de cuantificacin el tamao del escaln es: M=V.P P2n n numero de dgitos. Conversores A/D.Existen Conversores de dos tipos 1) Conversores de transformacin directa. 2) Conversores con transformacin D/A intermedia auxiliar. Circuito de captura y mantenimiento S&H

35

Figura 79

Figura80 Comportamiento de la seal en el circuito S/H

Figura 81 A/D en paralelo (transferencia directa).directa

Figura 82 T conversin =nseg., , es caro por el numero de comparadores, si se necesitan necesitan N bits entonces, para n N bits entonces se necesitan N=2 1 comparadores 36

Ejercicio.-. Determinar el cdigo binario del ADC si n=3 bits. A/D con rampa en escalera.-

Figura 83 Tambin llamado A/D contador.

Donde Vfs voltaje a plena escala, n=Numero de bits F=frecuencia del reloj.

Figura 84 Tiempos de conversin diferentes y a poca po velocidad. A/D con aproximaciones sucesivas (0804).-

Figura 85 Como el 0804 este cuenta con un algoritmo especializado que se i indica a continuacin. 1) Coloca el MSB =1 inicial y el resto en 0 (1000000) 2) Si Vc>Vi sustituye 1 x 0 y coloca un 1 en MSB-1 MSB (01000000) 37

3) Si Vc<Vi no modifica MSB y coloca al MSB-1. MSB 4) Repite los pasos de pregunta hasta llegar a LSB

Figura 86 Tabla de funcionamiento del algoritmo. A/D con seguimiento.-

Vref<Vin Vref=Vin

Figura 87 comparador en HIGH contador UP Comparador =LOW contador Down.

Figura 88 38

A/D de pendiente simple.-

Figura 89 Ts=tiempo entre conversiones T=Cuando Vi=Va No requiere DAC Pendiente = 1 mV/mseg.

Figura 90 Ejemplo Si Vin=2 V y alcanza en 2 mseg los 2 V. Si f= 100 Khz en 2 nseg. Han pasado 200 impulsos entonces 200 decodificado es igual a 2.0 V. (ejemplo el VOM) T se obtiene a partir de que Vi muestreada es igual a VA en t= T

Entonces Donde =RC,la frecuencia de reloj = Fc y N=f reloj entonces

La salida depende de Fc y ambos dependientes de la temperatura, es de baja velocidad. 39

A/D de doble rampa.-

Figura 91 Cuando el conmutador cambia de posicin, en la rampa positiva, en ese tiempo el contador cuenta los impulsos que recibe del reloj.

Figura 92 En t=T se tiene El reloj oscila n1 veces entonces n1T reloj = T1 T2 es el empleado en alcanzar Va elnivel 0

En

el contador ha contado N pulsos de reloj

No depende de la temperatura ni de la frecuencia y de . Convertidores D/A.-

40

Figura 93 Configuracin general de los convertidores D/A, los conmutadores electrnicos son del tipo bipolar o FET. D/A de resistencias ponderadas.ponderadas

Figura 94

Si=0 1 dependiendo del valor digital de los interruptores.

41

La precisin de las resistencias juega un papel muy importante, adems dichas resistencias no deben variar con la temperatura. Si es pequea entonces R es muy grande. Convertidor D/a escalera.-

Figura 95

Si= 0 1 dependiendo del valor digital. La impedancia desde el amplificador operacional es constante igual a 3R las resistencias son mas fciles de conseguir. En cualquier nodo del circuito la impedancia del circuito resistivo es 2R (constante). Anlisis se hace con Thevenin y Norton.
2R

5V 2R

5V 2 R

2R

2R

5V 2 R

R 2. 5 V I=5.5/R

Figura 96 Y as sucesivamente. Frmulas de Conversores DAC DAC.1) Salida Analgica = K entrada digital 2) 3) 4) 42 AFS es la salida analgica a plena escala n= Numero de bits.

Para los ADC 1) Tiempo de conversin 2) ADC de aprox. Sucesivas Tc= CAS= Nx1 ciclos de reloj.

t=seg., N Numero de bits.

CAPITULO 6 MEMORIAS.Existen dos tipos de memorias lsas RAM y las ROM RAM por Random Access Memory y ROM por Read Only Memory. Entre las RAM se subdividen en Estticas y Dinmicas, entre las estticas se pueden describir las sncronas de rfaga ASRAM y las asncronas SBRAM Entre las dinmicas se han desar desarrollado rollado muchas formas entre las que podemos indicar las FPM Fast Page Mode, las EDO Extended Data Output, las BEDO Burst Extended Data Ouput, y las SRAM Synchronous DRAM. SRAM.Un mdulo o clula unitaria de una SRAM.

Figura 97

Figura 98 SRAM asncrona MPD 4356B es de 32K x 8

43

Figura 99 CS en nivel bajo lectura WE=1, G1=OFF y G2= ON Escritura WE=0, G1=ON y G2= OFF Cs = chip select WE= Write Enable OE= Output Enable. SRAM Sncrona de rfaga.-

Figura 100 Se sincroniza con el reloj del sistema (Microprocesador) de tal manera que consiguen una operacin ms rpido. Hay dos tipos de SRAM sncrona, las de flujo directo (asncrona) y las Pipeline (sncrona). Las de flujo directo no tiene registro de salida de datos, los datos fluyen asncronamente a las lneas de entrada salida a travs de buffers de salida. La de pipeline dispone de un registro de salida de datos, los datos de salida se presentan sncronamente en las lneas de E/S. 44

Figura 101 DRAM.Celda unitaria.

Figura 102 Cuando se elige el transistor (Fila) entonces el transistor conduce y el valor de la memoria entra por la lnea de bit y carga al capacitor y este tiene que permanecer cargado para que se lea cuantas veces se lo requiera. El funcionamiento ms explicativo es el que se da con el siguiente grfico.

Columna (lnea de bit)

Fila Buffer Dout R/W Din C

Figura 103

45

El escribir un 1 se coloca un pulso R/W bajo, Din=alto y Fila =alto, y refresco= bajo, a fin de que el transistor conduzca y cargue al capacitor C. Para leer se pone R/W=alto, Dout=alto, Refresco=bajo y Fila = alto. Para el refresco se pone en alto para que se vuelva a cargar el capacitor. DRAM de 1 Mega x 1 bit 1048576 bits.

Figura104 CAS=Column Address Strobe RAS= Row Address Strobe Primero lee las diez primeras direcciones (A0 a A9) con CAS que lo lleva al latch de fila. Luego lee las siguientes diez direcciones (A10 a A19) con RAS que la lleva al latch de columnas. Ciclo de modo pagina.- Una pgina es un sector de memoria disponible en una misma direccin de fila y que consta de todas las columnas de dicha fila. RAS= una vez CAS unas 1024 veces., toda la fila completa. El ciclo de refresco de una DRAM es de 8 o 16 mseg. O 100 mseg. Tipos de RAM.FPM DRAM Modo paginado: misma fila y todas las columnas. EDORAM Salida de datos extendida. CAS no se desactiva. Entonces activa la siguiente columna ms rpido. BEDO RAM En rfaga (burst edoram) 4 direcciones de fila en rfaga. SDRAM Synchronous DRAM Sincronizada con reloj del sistema. Memorias ROM.Mantiene datos permanentemente (no voltiles).Hay varios tipos desde el primer mdulo de memoria ROM. 46

1) Rom de mscara.Memoria permanente grabada en la fbrica con uso de funciones lgicas de uso extendido. Se usa configuracin de transistor y su valor puede ser presencia o ausencia de dicho transistor.
Columna Fila + +Vdd Fila +Vdd Columna

Figura 105 Rom Bsica.-

Figura 106 Organizacin de un chip ROM 256 x 4

Figura 107 47

ROM tpico de 1024 = 256 x 4 y matriz de 32 x 32

Figura 108 Memorias PROM.Estos mdulos contenan fusibles o hilos que podan ser fundidos por un proceso llamado quemado pero este proceso es irreversible, ya que lo que est fundido no puede volver a unirse. Matriz Bsica.-

Figura 109 D= VDD La corriente I a travs del fusible abierto es = 0, fusible intacto = 1, se usa un programador para tal cometido Programador PROM

48

Figura 110 Diagrama simplificado de una PROM. UVEPROM.Estas memorias se reconocen por las ventanas que tiene en la parte central que permite el borrado rrado de los datos por medio de luz UV que elimina los electrones de la puerta flotante, pero. Elimina todos los datos de un solo movimiento Ej. C64 de 8K x 8 CMos EEPROM.Es una PROM borrable elctricamente estas memorias pueden ser borradas con pulsos elctricos, y se pueden volver a cargas dentro del circuito de funcionamiento. Hay EEPROM demos puerta flotante y de MNOS meta Nitrate Silicon Oxide, que permite mediante voltaje agregar o eliminar carga en la pue puerta flotante. La celda es ms o menos as:
+VDD

Lnea de carga activa alta

Puerta flotante

Puerta flotante

Lnea de bit activa baja

Figura 111 Aplicando 21 voltios entre G y D se induce una carga hacia la compuerta flotante donde se induce carga hacia la compuerta. Invirtiendo el voltaje remueve la carga por tanto se pueden borrar celdas individualmente (8 bits) its) elctricamente. Por ej. Intel 2864 tiene circuito de programacin y borrado incluido en el chip.

49

Figura 112 Algunas de las caractersticas de las memorias EPROM son: - Programables por el usuario, borrado y reprogramado. - No voltil - Voltajes de programacin de 10 a 25 voltios a 50 mseg. Por direccin. - Celda MOS transistor con compuerta flotante estado normal apagado = 1 lgico. - Se borran con UV o elctricamente. - La UV borra toda la memoria a la vez. Memorias FLASH.Son memorias de alta densidad, densidad, no voltiles su celda es un nico transistor MOS de puerta flotante. Celda bsica

Figura 113 Muchos electrones mayor carga = 0 lgico lgico, , pocos electrones menor carga = 1 lgico. Su funcionamiento 1) Programacin 2) Lectura 3) Borrado Para el primer punto Inicialmente todas las clulas estn cargadas con un 1 lgico. Se aaden electrones a la puerta flotante.

50

Figura 114 El Vprog es ms positiva respecto a la fuente S Esta carga se almacena indefinidamente. En cuanto a la lectura la tensin Vread es positiva positiva a la puerta de control, si existe mucha carga almacenada en la puerta flotante, entonces el transistor no se activa, luego el valor ledo es 0. Si la carga es poca, entonces el transistor se activa y la lectura es 1.

Figura 115 Para el proceso de e borrado, se elimina toda la carga de la compuerta flotante aplicando un voltaje positivo a la fuente respecto de la compuerta de control. Una vez descargada la puerta flotante, el transistor est vaco y su carga es un 1 lgico.

Figura 116 Las memorias as Flash siempre se borran para volver a reprogramarlas. La matriz bsica de una memoria flash es:

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Figura 117 Tabla de comparacin de todas las memorias.Tipo de memoria Flash SRAM DRAM ROM EPROM EEPROM voltil Alta densidad No Si Si No Si Si No Si No Si No No Celda con Un solo transistor Si No Si Si Si No Reescribe en el Sistema final Si Si Si No No Si

Como se ve las memorias Flash tienen todas las cualidades que otros no tienen. Las memorias Flash tambin consumen menos potencia que una DRAM.

CAPITULO 7 LOGICA SECUENCIAL ASINCRONA (MODO PULSO) En esta modalidad se tienen pulsos no peridicos en la entrada y no existe reloj de sincronizacin. Existen algunas diferencias entre las tablas de estado de los circuitos con modalidad de reloj y las de modo pulso. Tambin existen algunos criterios de diseo que debemos tomar en cuenta. 1) Todos los pulsos de entrada deben ser suficientemente amplios para disparar a los flip flops, o de lo contrario deben ser del tipo maestro-esclavo.

52

2) No se producirn dos pulsos de entrada separados en el tiempo por un espacio menor que el periodo correspondiente a la velocidad mxima de repeticin de pulsos de los flip flops (Prohibido dos pulsos simultneamente) 3) El nmero de columnas de la tabla de estado es igual al nmero de entradas de pulso del sistema

3 entradas en modo pulso Figura 118 Estado Presente Estado siguiente X1 X2 X3 Q0 Q0 Q2 Q3 Q1 Q0 Q3 Q2 Q2 Q0 Q3 Q1 Q3 Q0 Q1 Q0 Tabla 20 4) Si existen adems de las entradas de pulso, entradas de modo nivel, entonces el nmero de columnas de la tabla de estado es: . 2 Donde N= numero de columnas de la tabla de estado n= nmero de entradas de modo pulso. m= nmero de entradas modo nivel. Salidas.En circuitos de modo reloj, las salidas son funcin de las entradas y las variables, es decir: Salidas = F (entradas, variables) Y dichas salidas son niveles. En modo pulso: 1) Si las salidas son funcin de las entradas y variables, entonces las salidas son pulsos. Existe una salida especfica para cada combinacin posible de estados y entradas. 2) Si las salidas son funcin de variables solamente, entonces las salidas son niveles y se definen en los intervalos entre pulsos y el nmero de salidas no es mayor al nmero de estados. a) Mealy

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Estado siguiente X1 X2 X3 Q0 Q1,0 Q2,0 Q0,0 Q1 Q2,0 Q3,0 Q0,0 Q2 Q2,0 Q2,0 Q0,0 Q3 Q2,1 Q2,0 Q0,0 Tabla 21 Ejemplo de tabla de estados modo Mealy. Entrada pulso, salida pulso un 1= pulso y 0 no pulso b) Moore. Estado Presente Estado siguiente Salida X1 X2 X3 Z0 Q0 Q1 Q2 Q0 0 Q1 Q2 Q3 Q0 0 Q2 Q2 Q2 Q0 0 Q3 Q4 Q2 Q0 0 Q4 Q2 Q0 Q0 1 Tabla 22 Entrada pulso, salida nivel. Diagrama de estados.MEALY

Estado Presente

Figura 119 MOORE

54

X3
Q0/0

X1 X3
Q1/0

X2 X3
Q2/0

X3

X1 X3

X1, X2 X2

X2
Q3/0

X1

X1, X2

Q4/1

Figura 120 Se pueden realizar conversiones Mealy Moore y viceversa. El proceso de diseo es el mismo que para la modalidad de reloj. Si se considera al reloj como una entrada entonces el circuito de reloj se vuelve caso especial Mealy. Por ejemplo.Existen tres subciclos de un proceso que vienen en diferente orden. Existe un verificador de secuencia que recibe un pulso de terminacin de cada subciclo K. El pulso K verificador debe restaurar y enviar un valor de error en la salida. Los tres pulsos de terminacin de cada subciclo se denominan A, B, C no se reciben en ese orden. Solucin.Existen posibles secuencias: ABC Correcta ACB Incorrecta BAC Incorrecta BCA Incorrecta CBA Incorrecta CAB Incorrecta Realizamos el diagrama de estados del problema. MEALY

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Figura 121 Realizamos la tabla de estados; solo existen entradas pulso. Estado Presente Q1 Q2 Q3 Q4 Q5 Estado siguiente A B C K Q2,0 Q5,0 Q5,0 -,-,- Q3,0 Q5,0 -,-,-,- Q4,0 -,-,-,-,- Q1,0 Q5,0 Q5,0 Q5,0 Q1,1 Tabla 23

Esta es una tabla de estados incompletamente especificada. Podemos inferir de la tabla que Q3 es equivalente a Q4 o sea Q3=Q4. Entonces: Estado Presente Estado siguiente A B C K Q1 Q2,0 Q5,0 Q5,0 -,Q2 -,- Q3,0 Q5,0 -,Q3 -,-,- Q3,0 Q1,Q5 Q5,0 Q5,0 Q5,0 Q1,1 Tabla 24 Asignando Q1=00, Q2=01, Q3=11 y Q5=10, tenemos Estado Presente Estado siguiente A B C K 00 01,0 10,0 10,0 -,01 -,- 11,0 10,0 -,11 -,-,- 11,0 00,105 10,0 10,0 10,0 00,1 56

Tabla 25 El proceso de minimizacin se realiza solo juntando adyacencias en columna y no as en fila, ya que las entradas no estn asignadas, mantienen su condicin. Por tanto, adems utilizando las tablas de excitacin del FF S-R tenemos:

S1 y1 y2 00 01 11 10 A 0 X X X B 1 1 X X
S1=B+C

C 1 1 X X S2

K X X 0 0 00 01 11 10

R1 A X X X 0 B 0 0 X 0
R1=K

C 0 0 0 0 R2

K X X 1 1

y1 y2 00 01 11 10

A 1 X X 0

B 0 X X 0
S2=y1A

C 0 0 X 0

K X X 0 0 00 01 11 10

A 0 X X X

B X 0 X X

C X 1 0 X

K X X 1 X

R2=K+y1C Figura 122

Solo por columnas Para la salida la tabla es:

Z y1 y2 00 01 11 10 A 0 X X 0 B 0 0 X 0
Z=y2K Figura 123 El diagrama lgico ser

C 0 0 0 0

K X X 0 1

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Figura 124 Existen diferencias fundamentales en el tratamiento de los mapas K y en la minimizacin. MOORE.El diagrama de estados en modalidad Moore ser el siguiente.

Figura 125 Como el sistema es de salida nivel, entonces las salidas son opcionales hasta el momento que K verifique la existencia o no de error. De tal manera que en el estado 5 la salida es 1 y la salida en el estado 4 es 0 y opcional para las restantes. Ejercicio.Comprobar que las salidas del ejemplo en Moore sern : S1= B+C, R1=K, S2= Ay1, R2= Cy1+K Salida Z=y2 El circuito casi es el mismo exceptuando la de salida que se toma directamente de y2 Nota: todos los apuntes fueron recopilados de los libros que figuran en bibliografa. 58