Practica 4. Circuitos Msi Parte 2 Informe Laboratorio Circuitos Digitales

U
N UNIVERSIDAD NACIONAL EXPERIMENTAL POLITÉCNICA

E ANTONIO JOSÉ DE SUCRE
X VICE-RECTORADO BARQUISIMETO
P DEPARTAMENTO DE INGENIERÍA ELECTRÓNICA
O
PRACTICA 4
CIRCUITOS MSI
Sumadores y Comparadores
Estudiantes:
Daniela Cañas 29.601.77
Gabriel Gimenez 29.737.290
Junio de 2023
U
O
Práctica 4
Apoyo teórico
Semisumador: Es un circuito digital que efectúa la suma binaria de los dos dígitos
de entrada, proporcionando en su salida el resultado de la suma y el posible acarreo
producido.
Sumador Competo: Es lo mismo que el semisumador, con la diferencia de que tiene

una entrada más, que corresponde al acarreo de la etapa anterior. Ver figura 1
El 74LS83 es un sumador completo
Restador: Es muy similar al sumador, con la diferencia de que éste realiza la resta
binaria entre los dígitos de entrada, y el acarreo recibe el nombre de préstamo. En la
práctica, los circuitos restadores suelen hacerse con sumadores, empleando la
resta por complementación.
Figura 1. Diagrama lógico de un sumador completo
Complemento a 2
La mayoría de las computadoras modernas utiliza el sistema de complemento a 2

para representar números negativos y realizar restas. Si utilizamos la forma de
complemento a 2 para representar los números negativos solo será necesaria la
operación de suma para realizar las operaciones tanto de suma como de resta de
números con signo.
U
O
Para obtener el complemento a 2 de un número binario se complementa (invierte)

cada bit y después se suma 1 al LSB.
Comparadores: Son circuitos combinacionales MSI, que indican la igualdad o

desigualdad de dos números binarios A y B de n bits cada uno. Suelen disponer de
entradas de acoplamiento en cascada, para poder comparar palabras con mayor
número de bits de los permitidos por el comparador que usamos. Ver figura 2.
Figura 2. Diagrama lógico de un comparador de tres salidas
Circuitos Detectores correctores de error
Siempre que se transmite información desde un dispositivo (el transmisor) hasta

otro (el receptor), existe la posibilidad de que puedan producirse errores tales, que
causen que el receptor no reciba la información idéntica tal y como la envió el
transmisor. La principal causa de errores de transmisión es el ruido eléctrico, el cual
consiste en fluctuaciones espurias en el voltaje o en la corriente, dichas señales de
ruido están presentes en todos los sistemas electrónicos en diversos grados
La mayoría del equipo digital moderno está diseñado relativamente libre de
errores y la probabilidad de que ocurran errores es muy baja. No obstante, debemos
considerar que los sistemas digitales frecuentemente transmiten miles, incluso
millones de bits por segundo, por lo que incluso hasta una relación muy baja de
ocurrencia de errores puede producir un error ocasional que podría llegar a ser
molesto, si no es que desastroso. Por esta razón, muchos sistemas digitales
emplean algún método para la detección (y en ocasiones corrección) de errores.
Uno de los esquemas más simples y utilizados para este fin es el método de
paridad.
U
O
Bit de Paridad. Código de Paridad
Un bit de paridad es un bit que se agrega al grupo de bits del código que se está
transfiriendo de un lugar a otro. El bit de paridad se hace 0 o 1, dependiendo del
número de 1s que contenga el grupo de bits del código. Se utilizan dos métodos
distintos.
En el método de paridad par, el valor del bit de paridad se elige de manera que el
número total de 1s en el grupo de bits del código, incluyendo el bit de paridad, sea
par. Por ejemplo, suponga que el grupo es 1000011.
Ya sea que se utilice la paridad par o impar, el bit de paridad se convierte en parte
de la palabra de código.
Podemos asumir que este método de paridad no funciona si dos bits tienen error,
ya que dos errores no cambiarían la característica de “par” o “impar” en el número
de 1s en el código. En la práctica, el método de paridad se utiliza solo en situaciones
en las que la probabilidad de un solo error es muy baja y la probabilidad de doble
error es prácticamente cero.
Código detector de errores Hamming
Los códigos de Hamming, agregan a los bits de información una serie de bits de
comprobación, a partir de estos últimos se puede detectar la posición de bits
erróneos y corregirlos. Como ejemplo veremos uno de estos códigos de Hamming.
Supongamos que tenemos una palabra de información de 8 bits, D1 a D8,
agregamos a ella cuatro bits de comprobación, C1 a C4 con la siguiente estructura:
Figura 3. Código Hamming constituido por los bits de datos y los bits de
comprobación
donde C1 comprueba con paridad par D1, D2, D4, D5 y D7. C2 se usa para D1, D3, D4
y D6, análogamente se usan C3 y C4.
Cuando se envían los datos se calculan C1, C2, C3 y C4 y se van comparando los
valores recibidos empezando con C4 y terminando con C1, si los valores recibidos
y los calculados coinciden se asigna a la comprobación el valor 0 y si difieren se
asigna 1. Si todas las comprobaciones dan resultado positivo tendremos un valor
U
O
0000 para la secuencia de comprobación. Pero si ha habido un error alguna de las

comprobaciones fallará. Supongamos que se ha producido un error en D3, al realizar
las comprobaciones de paridad C1 y C4 darán 0 mientras que C2 y C3 darán 1,
tendremos una secuencia de comprobación 0110 que representa en binario 6 que
es la posición de D3 el bit erróneo.
Competencias
Desarrolla operaciones matemáticas básicas de suma y resta binarias y suma BCD
Implementa circuitos comparadores
Reconoce la importancia de los circuitos detectores de error
Comprueba la versatilidad de las compuertas XOR en diferentes tipos de
aplicaciones
Componentes
Sumador binario 74LS83
Comparador binario 74LS85
Compuerta XOR 7486 las necesarias para el diseño
Decodificador BCD a decimal 74LS42 o 4028
Display de 7segment
2 Dipswitch de 8 posiciones
Otros generados por el diseño
Procedimientos
Sumador
Conecte el 74LS83 a un display de 7segmentos.
Conecte el acarreo de entrada a cero
U
O
Figura 1.1. Pines de conexiones del 74LS83
Figura 1.2 Diseño del montaje 1

Se realizó el diseño del montaje 1 observado en la figura 1.2. Se usó un dipswich
de 8, la palabra A se representa en las entradas del 1 al 4 donde la entrada 4 es el
MSB, la palabra B se representa en las entradas del 5 al 8 donde la entrada 8 es el
MSB. Las salidas del primer sumador se conectaron al segundo sumador. El
segundo sumador tendría en sus “entradas B” unas compuertas que se activarían
en los números 10 hasta 19, haciendo que el sumador tuviera un 6 en su “entrada
B” y pudiera mostrar el numero deseado en el display, así mismo se conectaron
unas compuertas en las “entradas B” del segundo sumador que se activarían
desde 20 hasta 29, haciendo que el sumador tuviera un 12 en su “entrada B” y
U
O
pudiera mostrar el numero deseado, por ultimo hicimos que la “entrada B” sumara
2 cuando llegara al número 30, mostrando así el numero deseado.
Posteriormente, después de la salida del segundo sumador se conectaría un
decodificador 74LS47 que va conectado a un display el cual sería nuestro LSB.
Nuestro MSB está dado por las compuertas anteriores, las cuales activarían las
entradas en un segundo Decodificador 74LS47 que va conectado a un segundo
display, esta muestra los números 0,1,2 y 3, los cuales a acompañados del LSB
nos representan los números decimales del 0 al 30.
Cabe destacar que este circuito pudo haberse realizado a través de comparadores,
los cuales maximizarían el funcionamiento del circuito, y disminuirían los retardos
de propagación creados por las compuertas.
Figura 1.3 Función de las compuertas del Montaje 1
ENTRADAS "B" DEL SEGUNDO

ENTRADAS SALIDAS DEL PRIMER SUMADOR SUMADOR
EN
DECIMAL ACARREO S4 S3 S2 S1 B4 B3 B2 B1
0 0 0 0 0 0 0 0 0 0
U
O
1 0 0 0 0 1 0 0 0 0
2 0 0 0 1 0 0 0 0 0
3 0 0 0 1 1 0 0 0 0
4 0 0 1 0 0 0 0 0 0
5 0 0 1 0 1 0 0 0 0
6 0 0 1 1 0 0 0 0 0
7 0 0 1 1 1 0 0 0 0
8 0 1 0 0 0 0 0 0 0
9 0 1 0 0 1 0 0 0 0
10 0 1 0 1 0 0 1 1 0
11 0 1 0 1 1 0 1 1 0
12 0 1 1 0 0 0 1 1 0
13 0 1 1 0 1 0 1 1 0
14 0 1 1 1 0 0 1 1 0
15 0 1 1 1 1 0 1 1 0
16 1 0 0 0 0 0 1 1 0
17 1 0 0 0 1 0 1 1 0
18 1 0 0 1 0 0 1 1 0
19 1 0 0 1 1 0 1 1 0
20 1 0 1 0 0 1 1 0 0
21 1 0 1 0 1 1 1 0 0
22 1 0 1 1 0 1 1 0 0
23 1 0 1 1 1 1 1 0 0
24 1 1 0 0 0 1 1 0 0
25 1 1 0 0 1 1 1 0 0
26 1 1 0 1 0 1 1 0 0
27 1 1 0 1 1 1 1 0 0
28 1 1 1 0 0 1 1 0 0
29 1 1 1 0 1 1 1 0 0
30 1 1 1 1 0 0 0 1 0
Figura 1.4 Tabla de verdad del diseño 1
U
O
Figura 1.5 Montaje 1

Introduzca dos números diferentes binarios de 4 bits, en las entradas A y B,
observe el valor en el display.
Figura 1.6 Montaje 1 Sumando 9 más 0

U
O
Monitoree el bit de acarreo.

U
O

U
O
Qué cambios observa en el bit de acarreo de salida, ¿qué tipo de sumador se está
implementando?
El bit de acarreo de salida del primer y segundo sumador se coloca en alto a partir
del número 16, antes de este se mantiene en bajo.
Se están implementando dos sumadores 74LS83, los cuales son Sumadores
completos.
Sumador restador binario

Diseñe un sumador restador binario de cuatro bits, muestre el resultado en display
de 7segment
Figura 2. Diseño del montaje 2
Para este montaje vamos a obtener un sumador restador de entrada BCD por lo que
solo podrá sumar máximo hasta 18. Como entrada tenemos dos palabras llamadas
A y B cada una de 4 bits en binario, cada palabra tiene su respectivo switch de 4
líneas. Para obtener la salida BCD por tener una entrada en binario, usamos el chip
74LS42 que decodifica de binario a decimal y luego se usó el chip 74LS147 que
decodifica de decimal a BCD para así obtener una salida BCD, como esta salida es
BCD negada se pasa por un inversor para obtener el BCD no negado, este
procedimiento es aplicado para la palabra A y B. Para poder realizar la resta, en la
palabra B obtenemos su complemento al 1 al activar el switch de abajo. Por trabajar
en complemento al 1 si el resultado de la resta genera un bit de acarreo se le va a
sumar un 1 el cual se genera por la compuerta AND la cual está activa cuando se
activa el switch y cuando el acarreo es 1. Al obtener la resta, si ésta es negativa,
recordamos que no es la verdadera magnitud, por lo cual cada línea de salida se
U
O
conecta a la compuerta XOR para obtener la verdadera magnitud, estas compuertas

solo se activan cuando obtenemos un resultado negativo en la resta, y esta salida
va unida a una compuerta AND que enciende un led para indicar que se tiene un
resultado negativo.
Se añade un segundo sumador con sus salidas conectadas al 74LS74 del
primer display, el sumador tiene una palabra B la cual siempre será 6 cuando se
active el conjunto de compuertas, estas compuertas solo se activan cuando en la
salida del primer sumador obtenemos un número mayor o igual a 10, esto con el
objetivo de reiniciar el led de 9 a 0 y del mismo modo la salida del conjunto de
compuerta está conectada al 74LS47 del segundo display de forma que solo se
active a partir del número 10 generando en la entrada del decodificador un 1 el cual
se observará en el display, lográndose observar así en la salida de ambos display en
conjunto números mayores o iguales a 10. Si el número es menor a 10 no realizará
la suma por lo que no alterará el resultado.
Figura 2.2. Montaje 2.
A continuación, se mostrarán las pruebas realizadas

U
O
Figura 2.3. Montaje 2 suma de dos palabras 9 más 4

U
O
Figura 2.4. Montaje 2 resta de dos palabras con resultado positivo, 9 menos 8.
U
O
Figura 2.5. Montaje 2 resta de dos palabras con resultado negativo, 8 menos 9.
(se enciende el led verde)
U
O
Figura 2.6. Montaje 2. Suma hasta 18

Comparadores
Monte el circuito comparador 74LS85, introduzca dos números binarios en las

entradas A y B observe mediante leds los estados en las salidas A>B, A=B, A<B, cual
es la función de las entradas de cascada, explique
Se realizó el siguiente montaje para esta experiencia.

U
O
Figura 3.1.1 Diagrama de circuito comparador
Podemos observar las entradas mediante los SW1 y SW2. Las cuales entran a las
palabras A y B, tenemos las entradas de cascada con, A<B y A>B en bajo, y A = B en
alto, activando así la comparación por igualdad de bit a bit. Y las salidas la
estamos presentamos con los LEDs D1, D2 y D3.
A continuación, se muestra el montaje realizado, donde podemos observar las

palabras 0000 y 0000 siendo comparadas, lo cual produce una salida de A = B en
alto.
U
O
Figura 3.1.2 Montaje de circuito comparador, entrada palabras 0000 y 0000
Seguidamente, procedemos a introducir las palabras A = 1001 y B = 1011, las cuales

representan en binario los números decimales 9 y 11 respectivamente y
observamos que la salida A < B está activa.
Figura 3.1.3 Entrada 1001 y 1011

Finalmente, introducimos las palabras A = 1101 y B = 1011, las cuales representan
en binario los números decimales 13 y 11 respectivamente y observamos que la
salida A > B está activa.
U
O
Figura 3.1.4 Palabras introducidas 1101 y 1011
Se pudo observar el comportamiento del CI 74LS85 para cada caso de A = B, A > B

y A < B. Por otro lado, en este caso se realizó la conexión de las entradas en cascada
como se observa en la figura 3.1.1, sin embargo, si se quiere estas entradas
permiten enlazar 2 o más circuitos 74LS85 para ampliar la capacidad del
comparador de magnitudes y así convertirlo en un comparador de 8 bits, 12 bits o
más, dependiendo del número de circuitos que se acoplen12.
La idea de las entradas de cascada es conectarse “en cascada” con otros circuitos
74LS85 iguales y su funcionamiento se puede reducir a que el valor de las entradas
de cascada se “transfiere” a las salidas directamente.
Detectores de errores
Implemente un circuito detector corrector Hamming para cuatro bits de datos, el

esquemático debe incluir el circuito generador de errores por cada línea de
transmisión
Tenemos que para esta experiencia se realizó el siguiente circuito.

U
O
Figura 3.2.1 Diagrama de conexiones diseño circuito haming
Tenemos que podemos introducir los datos que deseamos transmitir por SW1,
seguidamente, procedemos a producir P1, P2, y P3 con las compuertas observadas
en el diagrama, siendo:
𝑃1 = 𝐷3 ⊕ 𝐷5 ⊕ 𝐷7
𝑃2 = 𝐷3 ⊕ 𝐷6 ⊕ 𝐷7
𝑃3 = 𝐷5 ⊕ 𝐷6 ⊕ 𝐷7
Estos bits los podemos observar con los diodos LEDs y, la palabra de bits que se
quieren trasmitir es:
P1 P2 D3 P4 D5 D6 D7
Seguidamente, procedemos a producir un error introducido por el SW2, donde estas

entradas están siendo sumadas de manera binaria con las entradas D3’, D5’, D6’, y
D7’ respectivamente, para así si introducimos un 1 lógico, se invertirá el bit
correspondiente, produciendo el error. Estos bits se pueden observar los LEDs D11,
D12, D13, D14 La palabra recibida es:
P1 P2 D3’ P4 D5’ D6’ D7’

U
O
En la siguiente etapa, se procede a realizar la verificación de la palabra enviada. Con

las compuertas EXOR procedemos a calcular los bits C1, C2 y C3, siendo:
𝐶1 = 𝑃1 ⊕ 𝐷3 ⊕ 𝐷5 ⊕ 𝐷7
𝐶2 = 𝑃2 ⊕ 𝐷3 ⊕ 𝐷6 ⊕ 𝐷7
𝐶3 = 𝑃3 ⊕ 𝐷5 ⊕ 𝐷6 ⊕ 𝐷7
Estos se pueden observar en los LEDs C1, C2 y C3. Además, son introducidos a un
decodificador, cuyas salidas están conectadas a unas compuertas EXOR, las cuales
sumarán de manera binaria una salida del decodificador, con su respectivo bit de
información, así, según la ubicación que esté dada por C3 C2 C1 y con las
compuertas EXOR y NOT, se logrará el bit en el que tenga un error, si lo hay.
Finalmente, la salida final corregida se está mostrando en D1, D2, D3 y D4.
Se procedió a realizar el montaje de dicho circuito. En el cual, podemos observar

que el dato que se desea enviar es 1111, observamos los bits de paridad con un
valor de 111 y los bits de corrección cuando no existe error en la transmisión, los
cuales tienen un valor de 000, el cual indica que no hay error.
U
O
Figura 3.2.2 Comportamiento del circuito para una entrada de datos 1111
Seguidamente, procedemos a introducir un error en el bit D3. Podemos observar en

los LEDs amarillos de la izquierda la palabra 0111 con el error, la cual está siendo
recibida. También podemos observar los bits de corrección, los cuales dan un valor
de 011, el cual nos indica que el error está en el bit D3. Por otro lado, observamos
que la palabra final, presentada por los LEDs rojos, presenta la misma palabra que
se envió inicialmente.
U
O
Figura 3.2.3 Comportamiento del circuito para una entrada de datos 1111 y error
en el primer bit
Ahora, cambiamos el valor de los bits de entrada, para observar otro

comportamiento de los bits de paridad. Introducimos el valor 0111, observamos
que, para este valor, los bits de paridad tienen un valor de 000.
U
O
Figura 3.2.4 Comportamiento del circuito para una entrada de datos de 0111.
Podemos concluir que el circuito si cumple el comportamiento deseado para

identificar un error en una transmisión de datos, mediante la producción y análisis
de los bits de paridad, los cuales permiten identificar el error y corregirlo.
U
O
Conclusiones
Podemos concluir que se comprobó el funcionamiento del sumador obteniendo

resultados correctos observados en un display. Por otro lado, se comprobó el
método de resta por complemento, lo cual nos permite usar el mismo CI sumador
para realizar esta operación.
Se observó el comportamiento del comparador 75LS85 para diferentes palabras

introducidas, observando así la función de comparar dos palabras de 4 bits y las
salidas posibles de dicho comparador.
Por otro lado, se observó el comportamiento y el proceso de circuito

detector/corrector de hamming, apreciando sus respectivos bits de paridad y de
corrección.
Finalmente, se observó la función de las compuertas XOR como comparadores y

como inversores, logrando obtener complementos con ella.

Practica 4. Circuitos Msi Parte 2 Informe Laboratorio Circuitos Digitales

Cargado por

Información del documento

Título original

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Practica 4. Circuitos Msi Parte 2 Informe Laboratorio Circuitos Digitales

Cargado por

Copyright:

Formatos disponibles

U

N UNIVERSIDAD NACIONAL EXPERIMENTAL POLITÉCNICA

Daniela Cañas 29.601.77

Gabriel Gimenez 29.737.290

Sumador Competo: Es lo mismo que el semisumador, con la diferencia de que tiene

El 74LS83 es un sumador completo

Figura 1. Diagrama lógico de un sumador completo

La mayoría de las computadoras modernas utiliza el sistema de complemento a 2

Para obtener el complemento a 2 de un número binario se complementa (invierte)

Comparadores: Son circuitos combinacionales MSI, que indican la igualdad o

Figura 2. Diagrama lógico de un comparador de tres salidas

Circuitos Detectores correctores de error

Siempre que se transmite información desde un dispositivo (el transmisor) hasta

Bit de Paridad. Código de Paridad

Código detector de errores Hamming

0000 para la secuencia de comprobación. Pero si ha habido un error alguna de las

Figura 1.1. Pines de conexiones del 74LS83

Figura 1.2 Diseño del montaje 1

Figura 1.3 Función de las compuertas del Montaje 1

ENTRADAS "B" DEL SEGUNDO

Figura 1.5 Montaje 1

Figura 1.6 Montaje 1 Sumando 9 más 0

Figura 1.7 Montaje 1 Sumando 10 más 0

Monitoree el bit de acarreo.

Figura 1.8 Montaje 1 Sumando 15 más 0

Figura 1.9 Montaje 1 Sumando 15 más 5

Figura 1.10 Montaje 1 Sumando 15 más 15

Sumador restador binario

Figura 2. Diseño del montaje 2

conecta a la compuerta XOR para obtener la verdadera magnitud, estas compuertas

Figura 2.2. Montaje 2.

A continuación, se mostrarán las pruebas realizadas

Figura 2.3. Montaje 2 suma de dos palabras 9 más 4

Figura 2.6. Montaje 2. Suma hasta 18

Monte el circuito comparador 74LS85, introduzca dos números binarios en las

Se realizó el siguiente montaje para esta experiencia.

Figura 3.1.1 Diagrama de circuito comparador

A continuación, se muestra el montaje realizado, donde podemos observar las

Figura 3.1.2 Montaje de circuito comparador, entrada palabras 0000 y 0000

Seguidamente, procedemos a introducir las palabras A = 1001 y B = 1011, las cuales

Figura 3.1.3 Entrada 1001 y 1011

Figura 3.1.4 Palabras introducidas 1101 y 1011

Se pudo observar el comportamiento del CI 74LS85 para cada caso de A = B, A > B

Implemente un circuito detector corrector Hamming para cuatro bits de datos, el

Tenemos que para esta experiencia se realizó el siguiente circuito.

Figura 3.2.1 Diagrama de conexiones diseño circuito haming

Seguidamente, procedemos a producir un error introducido por el SW2, donde estas

P1 P2 D3’ P4 D5’ D6’ D7’

En la siguiente etapa, se procede a realizar la verificación de la palabra enviada. Con

Finalmente, la salida final corregida se está mostrando en D1, D2, D3 y D4.

Se procedió a realizar el montaje de dicho circuito. En el cual, podemos observar

Seguidamente, procedemos a introducir un error en el bit D3. Podemos observar en

Ahora, cambiamos el valor de los bits de entrada, para observar otro

Podemos concluir que el circuito si cumple el comportamiento deseado para

Podemos concluir que se comprobó el funcionamiento del sumador obteniendo

Se observó el comportamiento del comparador 75LS85 para diferentes palabras

Por otro lado, se observó el comportamiento y el proceso de circuito

Finalmente, se observó la función de las compuertas XOR como comparadores y

También podría gustarte