Organizacion de Computadores-Cap.4

1
Universidad de Oriente. Departamento de Electricidad Captulo 4

Puerto la Cruz, julio del 2004
4
Computadores Segmentados

Luis Urdaneta
2
Universidad de Oriente. Departamento de Electricidad Captulo 4
La segmentacin o pipe-line es una tcnica para la
explotacin de concurrencia en sistemas de
procesador nico. Consiste en separar una funcin
en subfunciones independientes que pueden reali-
zarse de manera concurrente (sucesos solapados).

En un instante de tiempo determinado se est
trabajando en paralelo sobre un nmero de
elementos igual al nmero de etapas.
1. Concepto de segmentacin
3
Universidad de Oriente. Departamento de Electricidad captulo 4
Se descompone el proceso en subprocesos

Cada subproceso se ejecuta en un mdulo
particular.

Cada mdulo opera concurrentemente con los
dems
SEGMENTACIN:
4
SEGMENTACIN:
5
SEGMENTACIN:
6
SEGMENTACIN:
7
Condiciones para segmentar un proceso:

Debe admitir la descomposicin en etapas.

Es necesario que las entradas de una etapa
estn determinadas nicamente por las sali-
das de la anterior.
8
Cada etapa debe poder ser realizada por un
circuito especfico de forma ms rpida que el
conjunto del proceso.

Los tiempos de ejecucin de cada etapa deben
ser parecidos.
9
UNIDADES SEGMENTADAS
1. Cada etapa consiste del circuito que realiza un
subproceso con cierto retardo, y un registro tipo
latch
10
2. Los registros retienen los datos durante el
tiempo que necesita el mdulo para ejecutar su
funcin. Evitan problemas relacionados con:

Mdulos con retardos distintos.

Lneas del mismo mdulo con retardos
diferentes.
Se usan registros con tiempo de propagacin muy corto, de
dimensiones reducidas y bajo costo.
11
Smbolos de los registros latchs
12
13
3. Un reloj sincroniza el avance de los datos por
las etapas. El reloj determina:

Cuando entra un nuevo dato en la unidad
segmentada.

El tiempo disponible por las etapas para
ejecutar su funcin.

Con mdulos de igual retardo el periodo
de reloj es igual a
k
T
T
0
=
14
Una unidad organizada en estructura pipeline
para realizar un algoritmo especifico, tiene las
siguientes caractersticas:

Los datos son procesados a la velocidad
que son admitidos por la entrada (o
entregados por la salida) con indepen-
dencia de la velocidad impuesta por la
complejidad del algoritmo.

15

Si la entrada y salida son organizadas de
modo que proporcionen la velocidad
necesaria, entonces la frecuencia del reloj
puede ser aumentada hasta un nivel
limitado nicamente por la frecuencia
mxima de reloj de un sistema sincrnico
con n niveles de compuertas.

16

Independientemente del algoritmo ejecutado, n
puede ser reducido a cualquier valor 1,
incrementando el nmero de etapas de la
estructura, con cada etapa realizando menos
procesamiento. Esto implica un aumento del
nmero de bits del registro de sincronizacin.

La estructura pipeline usa todas sus puertas el
100% del tiempo. Adems permite resolver el
compromiso entre velocidad alta y nmero de
bits del registro de sincronizacin.
17
Ejemplo de unidad segmentada
Se requieren tres niveles de compuerta para que cada sumador completo entregue
sus dos salidas. Debido a la propagacin del acarreo el circuito tiene nueve niveles
de puertas lgicas. Si el retardo de un sumador completo particular es T
p
, el tiempo
de propagacin total es T
0
=3*T
p
.
Sumador CPA (Carry Propagate Adder)
18
Sumador CPA (Carry Propagate Adder) con k = 3
19
Sumador CPA (Carry Propagate Adder) con k = 3

En la estructura pipeline con k = 3 cada etapa
tiene slo tres niveles de compuertas.

Se puede usar un reloj de mayor frecuencia.

p
p
0
T
3
T 3
k
T
T =
= =
20
Mejora obtenida con la segmentacin
Antes de segmentar:
Se entrega un resultado cada T
0
segundos
21
Despus de segmentar:
El tiempo para obtener el primer resultado es el mismo
que sin segmentar, pero despus de k ciclos de reloj se
obtiene un resultado cada ciclo.
22
sea:
T0 tiempo en ejecutar el proceso completo sin segmentar
T tiempo en ejecutar una etapa
k nmero de etapas de que consta el cauce

Suponiendo que todas las etapas tienen igual retardo:
k
T
T
0
~
el tiempo en ejecutar n procesos sin segmentar ser:
0 ns
T n T =
2. Clculo de la ganancia de velocidad
23
el tiempo en ejecutar el primer proceso ser:
T k T
s 1
=
Este es el tiempo que se tarda en llenar el cauce hasta que sale el
primer proceso

Una vez que sale el primer proceso, va saliendo uno
nuevo cada T, por lo que el tiempo en ejecutar n
procesos sobre un cauce ser:
T ) 1 n ( T k T
s
+ =
24
segn esto, la ganancia o aceleracin global ser:

T ) 1 n ( T k
T k n
T
T
G
s
ns
v
+

= =
k
) 1 n ( k
k n
lim G
n
vmx
=
+

=

25
Clculo de la Productividad
sea:

n nmero de datos procesados.
T Tiempo necesario para procesar n datos.

Se define la productividad como:
T
n
= e
26
Productividad de la unidad sin segmentacin
seg / resultados
T
1
T n
n
T
n
0 0 ns
ns
=
= = e
27
Productividad de la unidad segmentada
seg / resultados
T
k
T
1
T ) 1 n k (
n
lim
: datos initos inf ocesando Pr
seg / resultados
T ) 1 n k (
n
T
n
0
n
smx
s
s
= =
+
= e
+
= = e

1 resultado cada ciclo de reloj o k resultados cada T
0
segundos
28
Caso 1:

Todas las etapas tienen igual retardo
3. Periodo de reloj
k
T
T
0
=
con:

T Periodo del reloj
T
0
Retardo del circuito convencional.

k Nmero de etapas.
29
Caso 2:

Etapas con retardos diferentes. T
i
T
j ,
i,j = 1..k

Registros latchs con retardo T
r
.

Corrimiento del reloj aplicado a cada entrada. T
S

30
31
El efecto inmediato es el incremento del ciclo
de reloj:

El periodo de reloj es fijado por la etapa con
mayor retardo.

k
1 i
i
) T max( T
=
=
32

El retardo de propagacin de los registros
aumentan el retardo de las etapas.

r
k
1 i
i
T ) T max( T + =
=
33

El corrimiento del reloj (figura a) fija un lmite
inferior para el retardo de las etapas.

) T T ( T
S r min i
>
34

El corrimiento del reloj (figura b) disminuye el
tiempo disponible de las etapas para ejecutar su
funcin.

S r
k
1 i
i
T T ) T max( T + + =
=
35
Cmo se afecta la aceleracin global y la
productividad?

Para un periodo de reloj mayor que
k
T
0
. seg / resultados
T
k
k G
0
max
max v
< e
<
36
Soluciones durante el diseo:

1.Retardos diferentes por etapas:

Disear para equilibrar el retardo.

2. Retardo de los registros:

Usar registros de Earle.

3. Corrimiento del reloj:
Trayectorias de igual longitud para el reloj de cada
etapa.
37
INSTRUCCIONES MIPS
Dato desde memoria a registro
lw $1,100,($2) $1dir[100+$2]
Dato desde registro a memoria
sw $1,100,($2) dir[100+$2] $1
Sumar
add $1,$2,$3 $1 $2 + $3
Saltar
beq $1,$2,etiqueta Salto a direccin etiqueta si $1=$2
38
INSTRUCCIONES MIPS
Instruccin Tiempo ejecucin
lw $1,100,($2) 40 ns
sw $1,100,($2) 35 ns
add $1,$2,$3 30 ns
beq $1,$2,dir 25 ns

Memoria: 10 ns ALU 10 ns Registros 5 ns

39
Secuencia de ejecucin de instrucciones lw
(Sin segmentacin)
Para ejecutar una instruccin por ciclo de reloj, se elige una
f
clk
= 25 MHz (T
clk
= 40 ns) correspondiente al tiempo de
ejecucin la instruccin ms lenta.

40
El nmero de etapas del ciclo de instruccin es
igual a 5.
Conviene usar una segmentacin de 5 etapas.
Se invierte un ciclo de reloj por etapa, cuyo
periodo es igual a la duracin de la ejecucin de
la etapa ms lenta (10 ns, f
clk
= 100MHz)
41
Secuencia de ejecucin de instrucciones lw
(Con segmentacin)
42
En un tiempo de 80 ns se ejecutan 4 instrucciones, lo cual
sugiere una disminucin a la mitad (80/160) del tiempo de
ejecucin de cuatro instrucciones.
Un programa prctico ejecuta miles de millones de ins-
trucciones. Para 10004 instrucciones, la razn del tiempo
instrucciones es:
99 . 3
ns 80 ns 10 10000
ns 40 10004
T
T
s
n
=
+

=
Se aumenta la productividad de las instrucciones
43
La mejora no es igual al nmero de etapas debido a la
diferencia en la duracin de la ejecucin de cada etapa. Si
cada una requiriera 8 ns (5 x 8ns = 40 ns).
99 . 4
ns 64 ns 8 10000
ns 40 10004
T
T
s
n
=
+

=
44
Equilibrio de los retardos de las etapas:
j i
k
1 i i j
T ) T ( mx T j i , T T / j
: oblema Pr
= = = > -
=
45
Soluciones:
Para mejorar el desempeo.
El periodo de reloj deseado es T y T
j
es el retardo de la
etapa ms la etapa ms lenta.
Se construyen

circuitos de la etapa que se repartan cclicamente los datos
a procesar.

T
T
q
j
=
46
47
Para disminuir el costo de la unidad.
Combinar las etapas ms rpidas siempre y cuando el
retardo resultante no exceda al de la etapa ms lenta.
48
Para que la segmentacin mejore el rendimiento
se debe:
1. Procesar un gran nmero de datos. La efi-
ciencia de la tcnica se debe a la concurrencia
de eventos mltiples.
2.Aplicar un flujo continuo de datos de entrada,
evitando la prdida de ciclos.
49
La segmentacin se aplica a:
1. Unidad de Instruccin:
Las instrucciones de entrada nunca dejen de
fluir.
2. Unidad Aritmtica:
Procesamiento de vectores, realizndose la
misma operacin sobre todos los elementos
del vector.
50
Segmentacin de sumadores de enteros
Sumadores convencionales
CPA (Carry Propagate Adder)
4. Segmentacin de la ALU
T0=3*Tp
51
Sumador con acarreo anticipado
CLA (Carry Lookahead Adder)
52
La ecuacin del bit de acarreo para el FA es:
) b a ( c b a c
i i 1 i i i i
+ =

La i-esima etapa genera acarreo si a
i
y b
i
son am-
bos uno. Esto corresponde a la salida g
i
= a
i
b
i
.
La i-esima etapa tambin produce un acarreo de
salida si a
i
b
i
=1 y hay un acarreo de entrada
desde la etapa i-1. Este ltimo trmino es la salida
g
i
= c
i-1
(a
i
b
i)
.
53
Para un sumador de n bits, partiendo desde el lsb, las
ecuaciones para el acarreo de salida de cada etapa son:
+ + + =
+ + + =
+ + =
+ =
= =

1 i i 2 i i 1 i i i
1 2 3 0 2 3 1 3 2 3 3
1 2 0 2 1 2 2
1 0 1 1
1 0 0
p p g p g g c
p p p g p p g p g g c
p p g p g g c
p g g c
0 c g c
54
Sumador de 4 bits con acarreo anticipado
55
El sumador CLA tambin es llamado de acarreo simul-
taneo. El retardo en la propagacin del acarreo no es
funcin de n. La ventaja del CLA es su velocidad. Al
tomarle slo tres niveles de compuerta para generar el
acarreo: esto es la suma de un or exclusivo, una puerta
AND y una OR.
Para permitir procesar un acarreo de entrada el circuito
CLA original puede extenderse a un sumador de 5 bits
con el bloque sumador menos significativo suprimido.
56
c
0
= g
0
+ p
0
c
-1
c
1
= g
1
+ p
1
c
0
= g
1
+ p
1
(g
0
+ p
0
c
-1
)
= g
1
+ p
1
g
0
+ p
1
p
0
c
-1
c
2
= g
2
+ p
2
g
1
+ p
2
p
1
g
0
+ p
2
p
1
p
0
c
-1
c
3
= g
3
+ p
3
g
2
+ p
3
p
2
g
1
+ p
3
p
2
p
1
g
0
+
p
3
p
2
p
1
p
0
c
-1

Se usa un nivel para formar g
i
y p
i
, dos niveles
para el acarreo. Pero se requieren n+1 entradas
para la OR y la AND del ltimo trmino de
acarreo.
57
Sumador CLA de 4 bits

T
0
= T
BAA
+T
sc
, independiente de n pero de hardware costoso
.
58
Sumador Hbrido
CLAs conectados en cascada
59
Sumador Hbrido de 8 bits

p: nmeros de bits de los sumandos
m:nmero de bits del sumador
CLA 0
T
m
p
T =
60
Sumador CLA multinivel

61
Sumador de 16 bits con 2 niveles de anticipacin
T
0
= N niveles T
BAA
+T
SC
T
0
~ (N niveles+1) T
BAA
62
Sumador de 16 bits con 2 niveles de anticipacin
63
Sumadores segmentados
Segmentacin de sumadores en cascada
p: N de bits de los sumandos
m: N de bits del sumador
etapas de nmero
m
p
k =
SC
T T =
k
T
T k
G
SC
=
=
v
64
Sumadores segmentados
Segmentacin de niveles de anticipacin
BAA
T T =
1 niveles N G
T
T ) 1 niveles N (
G
o
BAA
BAA
o
+ =
+
=
v
v
65
Segmentacin de sumadores de punto flotante
66
Nmeros reales
8 +
-11
2
10 2.99792458
s
m
299792458
10 6.6726
m
nt
0066726 0.00000000
947846 4.70463010
2
2
K
s
m
80665 . 9

Notacin cientfica

Un nmero en notacin cientfica que no tenga ceros a la
izquierda es un nmero normalizado.
2 1 10 1.0
-2 5

10 10 10 1 . 0
6 - 4 -
67
Estndar del IEEE para aritmtica de P.F.
Precisin simple (32 bits)
Precisin doble (64 bits)
68
Precisin simple (32 bits)
Nmero normalizado.
Mantisa con 1 implcito (oculto) 1.bbbbbb
Slo un dgito a la izquierda del punto decimal.
Exponente polarizado en exceso a 127.
) 127 E ( S
10
E S
10
codificado
real
2 ) fraccin 1 ( ) 1 ( N
2 ) mantisa ( ) 1 ( N
+ =
=
69
70
71
Ejemplo
Convertir el nmero 5.375
10
a representacin IEEE 754.
2 10
101.011 5.375 =
=
=
=
=
: Finalmente
1 00 . 1 2 500 . 0
1 50 . 1 2 750 . 0
0 75 . 0 2 375 . 0
ia fraccionar Parte
101 5
entera Parte
2 10
72
Para representar 101.011
2
en formato IEEE 754 el nmero
debe ser normalizado:
10000001 129 E
127 E 2
127 E E
0 01011000
: ser mantisa La
2 01011 . 1 2 011 . 101
codificado
codificado
codificado real
2 0
=
=
=
=
+

73

31

23

22

0
0 1 0 0 0 0 0 0 1 0 1 0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
375 . 5 4 34375 . 1 1
2 ) 2 1 2 1 2 0 2 1 2 0 1 ( 1
2 ) 01011 . 1 ( ) 1 (
2 5 4 3 2 1
) 127 129 ( 0
= =
+ + + + + =
+

74
Sumador de punto flotante IEE 754
Algoritmo de suma/resta P.F.
Alineacin.
Suma/Resta.
Normalizacin.
Redondeo/Alineacin.
75
Sumador de punto flotante IEE 754
Algoritmo de suma/resta P.F.
Paso 1:
Comparar los exponentes de los operandos. Calcular el
valor absoluto de la diferencia de los dos exponentes.
Tomar el exponente mayor como la posible potencia
del resultado. Desplazar hacia la derecha el nmero con
menor exponente un nmero de bits igual a la dife-
rencia de los exponentes.
76
Dos de los bits desplazados fuera de los bits alineados son
retenidos como bits de guarda (G) y de redondeo (R) . Se
agrega un tercer bit retenedor (S) a la derecha del nmero.
S es la funcin OR de todos los bits desplazados fuera.
Para n bits significativos, el ancho del nmero alineado
ser n+3.
Paso 2:
Sumar/restar los dos nmeros con signo usando un
sumador de n+3 bits.
77
Paso 3:
Si el resultado de la suma/resta no est normalizado,
debe modificarse. Si hay un desborde del bit MSB
durante la suma, se desplaza el resultado un bit hacia la
derecha y se incrementa el exponente tentativo en 1.
Durante la resta se detentan ceros iniciales en el
resultado. Este se desplaza hacia la izquierda hasta que
el MSB del resultado desplazado sea 1. Restar el
nmero de ceros iniciales del exponente.
El exponente debe mantenerse dentro del rango. Se evalan las
excepciones. Desbordamiento (overflow) y desbordamiento a cero
(underflow).
78
Paso 4:
Redondear el resultado si la funcin lgica R(M
0
+S)
es uno, donde R y M
0
representan el ensimo y
ensimo+1 bit, contando desde el primer bit signi-
ficativo del nmero. Si la condicin de redondeo se
cumple se suma 1 al ensimo bit (desde la izquierda)
del nmero normalizado. Si los n bits del nmero son
todos uno, el redondeo generar un acarreo y debe
repetirse el paso 3 para normalizar el resultado final.
79
Suma, normalizacin y redondeo

80
Redondeo al ms cercano:
Es el que utiliza por defecto el estndar.
Se representa el valor representable ms prximo al valor del resultado obtenido.
Suponer que aparte de los 23 bits representables se han utilizado 5 bits de guarda
Existen tres casos:
Bits de guarda 1bbbb siendo al menos uno de los bs=1
La fraccin > 0.5
Se redondea por exceso sumando 1 al ultimo representable
Bits de guarda 0bbbb
La fraccin < 0.5
Redondeo por defecto --> truncar
Bits de guarda 10000 --> fraccin =0.5
Forzar el n par en el representable:
Si el representable acaba en 1 se le redondea por exceso (suma 1)
Si el representable es 0 se le deja como est
81
Sumador/Restador de P.F.

82
Ejemplo
Usando el algoritmo de suma P.F. ejecutar 0.75
10
- 0.375
10
Suponga que la precisin es de 4 bits.
Los operandos en binario son:
0.75
10
= 0.110 x 2
0
=

1.100 x 2
-1
-0.375
10
= - 0.011 x 2
0

= - 1. 100 x 2
-2

83
Paso 1:
Se desplazan hacia la derecha el nmero con menor expo-
nente un nmero de bits igual a la diferencia de los expo-
nentes.
0.110 x 2
0
= 1.100 x 2
-1
-0.011 x 2
0
= - 0.110 x 2
-1

84
Paso 2:
Sumar las mantisas.
1
1
1
2 110 . 0
2 110 . 0
2 100 . 1

85
Paso 3:
Normalizar la suma y comprobar si existen excepciones.
0.110 x 2
-1
= 1.100 x 2
-2

No excepciones
127 2 126 s s
Paso 4:
El resultado se expresa con los 4 bits. No es necesario
redondear.
86
Ejemplo sin bits de guarda
1
0
1
2 1 111 1111111111 1111111111 . 0 y
2 111 1111111111 1111111111 . 1 y
2 000 0000000000 0000000000 . 1 x
) ( =
=
=
El nmero y pierde un bit significativo en el desplazamien-
to a la derecha al igualar los exponentes.
87
Ejemplo sin bits de guarda
22
1
1
1
2 000 0000 . 1 z
2 001 0000 . 0 z
2 111 1111 . 0 y
2 000 0000 . 1 x
=
=
=
=
88
Ejemplo con bits de guarda
23
1
1
1
2 0000 000 0000 . 1 z
2 1000 001 0000 . 0 z
2 1000 111 1111 . 0 y
2 0000 000 0000 . 1 x
=
=
=
=

89
Ejemplo con redondeo
90
Ejemplo con redondeo
91
Segmentacin de sumadores de punto flotante
92
93
94
El periodo de reloj sin considerar el retardo de los registros
intermedios ni el corrimiento de reloj es:
T = 8
La ganancia de velocidad es:
5 . 5
8
44
) ( G
n 8 40
n 44
G
8 ) 1 n 6 (
n 44
T ) 1 n k (
T n
T
T
G
0
s
ns
= =
+
=
+
=
+

= =
v
v
v
95
Multiplicadores segmentados

Algoritmo de multiplicacin:

1- Sumar exponentes para calcular el exponente tentativo del
producto.El valor del exceso se debe restar del resul-
tado.
Ejemplo:
E
c1
+E
c2
=E
r1
+D+E
r2
+D sobra un desplaza miento D que se
elimina.

Puede suceder overflow o underflow del exponente.
96

2.- Si el signo de ambos operandos es el mismo, poner el
signo del producto a +, en caso contrario poner a .

3.- Multiplicar las mantisas teniendo en cuenta los signos:
Para operandos con n bits significativos, el ancho ( n es el
ancho de la mantisa incluyendo el bit oculto).

4.- Normalice el producto desplazandolo a la derecha e
incrementando el exponente.
Evalu condiciones de excepcin.
97

5.- Redondear el producto si la funcin lgica R(M0+S) es
uno, donde R y M0 representan el ensimo y ensimo+1
bit, contando desde el primer bit significativo del nmero y
S es el OR lgico de todos los bits a la drecha del bit R.. Si
la condicin de redondeo se cumple se suma 1 al ensimo
bit (desde la izquierda) del producto normalizado. Si los n
bits del producto son todos uno, el redondeo generar un
acarreo y debe repetirse el paso 4 para normalizar el
resultado final.
98
Multiplicador de P.F.

99
Multiplicador de P.F. segmentado
100
Multiplicacin usando el rbol de Wallace
Para disear este multiplicador se requieren dos
tipos de sumadores:
Sumador con propagacin de acarreo (CPA).
Sumador con salvaguarda de acarreos (CSA).
101
Sumador con salvaguarda de acarreo
Es un sumador completo convencional al cual se le
guarda el acarreo en lugar de propagarlo. Es tambin
conocido como contador (3,2). El retardo del CSA es
igual al de un sumador completo de 1 bit (T
R
= T
P
)
102
Tres o ms operandos sumados en forma simul-
tanea.
El acarreo se propaga slo en el ltimo nivel. Los
otros niveles generan sumas parciales y secuen-
cias de acarreo.
Un sumador CSA bsico acepta tres operandos
de n bits y genera dos resultados de n bits : suma
parcial y acarreo de n bits.
Un segundo CSA acepta como entradas las
secuencias y un tercer operando, generando
nuevas sumas y acarreos parciales.
El CSA reduce el nmero de operandos a sumar
de 3 a 2 sin propagacin del acarreo.
103
Realizacin de sumadores CSA
Un simple sumador completo con tres entradas x, y, z.
La suma parcial ser el resultado de la funcin XOR
de los tres bits de entrada y los bits del vector de
acarreos se deducen dependiendo si los bits anteriores
en la entrada generan o no acarreo

La salida es la representacin binaria del nmero de
unos en las entradas.
i i i i i i 1 i
i i i i
Z Y Z X Y X C
Z Y X S
+ + =
=
+
104
La suma total ser el resultado de la adicin del
sumando parcial y el vector de acarreos.
105
106
Sumador CSA de 4 operandos de 4 bits
z y x S + + + e =
107
z y x S + + + e =
108
Dos niveles superiores de CSAs de 4 bits.

Tercer nivel un CPA de 4 bits. El sumador CPA
puede ser sustituido por un sumador con
anticipacin de acarreo (CLA) o con cualquier otra
unidad ms rpida.

Los bits de sumas parciales y de acarreo se
interconectan para garantizar que slo bits con igual
peso son sumados por cualquier CSA.
109
Sumador CSA de k operandos
Requiere: (k-2)CSAs + un CPA

El retardo para sumar k operandos es:
(k-2) T
CSA
+T
CPA

La suma de k operandos de n bits puede ser tan
grande como:
k (2
n
-1)
El nmero de bits del resultado final puede ser
hasta:
bits ] log [
2
+
110
rbol de Wallace con 6 operandos
111
Por ejemplo, para k = 12 se requieren 5
niveles. El retardo ser de 5T
CSA
en
lugar de 10T
CSA
en una cascada lineal de
10 CSAs

112
Diseo del multiplicador
La operacin de multiplicacin puede realizarse por la
suma de productos parciales desplazados.
113
Multiplicador 8x8
114
Generador de productos
Para generar un producto parcial se puede usar el
arreglo de la figura:
115
Para generar todos los producto parciales se usa una
matriz de puertas AND. Ejemplo para 4x4 bits.
116
Retardo del multiplicador:
+ u + = T T T T
CSA AND 0
117
Multiplicador segmentado
118
Multiplicador segmentado
rada desequilib est a segmentad unidad La >
+ +
= =
=
v
=
CSA CPA
CPA
CPA CSA AND 0
CPA CSA AND
k
1 i
T T Como
T
T T T
T
T
) ( G
) T , T , T ( max T

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Universidad de Oriente. Departamento de Electricidad Captulo 4

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