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DIGITALES
Rene Servando Rivera Roblero
rsrivera1@gmail.com
Tercer Cuatrimestre
Introducción a los Sistemas Digitales
Analógicas
Señales { Digitales
3) Señal de audio
4) Señal de temperatura
5) Velocímetro analógico
t
Introducción a los Sistemas Digitales
Algunos dispositivos digitales son:
1. Reloj digital 3. Calculadoras
2. Display digital 4.
Computadoras
Analógico Analógico
v v v
A/D Mundo D/A
Digital
t t t
Electrónica Electrónica
analógica digital
MAGNITUDES ANALÓGICAS Y DIGITALES
Impulso ideales
Impulso no ideales
Características de la forma de onda
donde:
S = cantidad
a = dígito
m, n = posición
r = base
Sistemas numéricos y conversiones
Sistema binario: (0, 1)
(110110)2 1 x 25 + 1 x 24 + 0 x 23 + 1 x 22 + 1 x 21 + 0 x 20
= 32 + 16 + 0 + 4 + 2
= (54)10
(756)8 7 x 8 2 + 5 x 8 1 + 6 x 80
= 448 + 40 + 6
= (494)10
2 0, 1
3 0, 1, 2
4 0, 1, 2, 3
5 0, 1, 2, 3, 4
6 0, 1, 2, 3, 4, 5
7 0, 1, 2, 3, 4, 5, 6
8 0, 1, 2, 3, 4, 5, 6, 7
9 0, 1, 2, 3, 4, 5, 6, 7, 8
Sistemas numéricos y conversiones
Continuación:
10 0, 1, 2, 3, 4, 5, 6, 7, 8, 9,
11 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A
12 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B
13 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C
14 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D
15 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E
16 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F
Sistemas numéricos y conversiones
En forma general:
donde:
S = cantidad
a = dígito
m, n = posición
r = base
Sistemas numéricos y conversiones
Sistema binario: (0, 1)
(110110)2 1 x 25 + 1 x 24 + 0 x 23 + 1 x 22 + 1 x 21 + 0 x 20
= 32 + 16 + 0 + 4 + 2
= (54)10
(756)8 7 x 8 2 + 5 x 8 1 + 6 x 80
= 448 + 40 + 6
= (494)10
2 0, 1
3 0, 1, 2
4 0, 1, 2, 3
5 0, 1, 2, 3, 4
6 0, 1, 2, 3, 4, 5
7 0, 1, 2, 3, 4, 5, 6
8 0, 1, 2, 3, 4, 5, 6, 7
9 0, 1, 2, 3, 4, 5, 6, 7, 8
Sistemas numéricos y conversiones
Continuación:
10 0, 1, 2, 3, 4, 5, 6, 7, 8, 9,
11 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A
12 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B
13 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C
14 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D
15 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E
16 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, A, B, C, D, E, F
Sistemas numéricos y conversiones
(11011001.101)2 1 x 27 + 1x 26 + 0 x 25 + 1 x 24
+ 1 x 23 + 0 x 22 + 0 x 161 + 1x 160
+ 1 x 2-1 + 0 x 2-2 + 1 x 2-3
= 128 + 64 + 16 + 8 + 1 + 0.5 + 0.625
= (217.625)10
Sistemas numéricos y conversiones
1 0 0 0 0 . 0 0 0 1
Por lo tanto
(48.123)10 (110000.0001)2
0 . 0 7 6
Por lo tanto
(48.123) 10 (60.076)8
Conversión de base decimal a base r
2. Convierta (2950)10 a base 16
16 11 16 184 16 2950
8 6
Por lo tanto
(2950)10 (B86)16
Por lo tanto
(0.546)10 (0.10001)2 aproximadamente
Conversión de base decimal a base r
Por lo tanto
(0.546)10 (0.8BC6)16 aproximadamente
Conversión de base r a base decimal
1.(4315.718)10 2 = (1000011011011.1011)2
5 = (11423.324)5
13 = (1C6C.944)13
16 = (10DB.B7CE)16
Conversión de base r a base decimal
2. (8349.159) 10 2=
4=
8=
16 =
3. (935.75) 10 2=
4=
8=
16 =
donde:
= cantidad en complementos a la base
n = número de dígitos enteros de
= cantidad
Operaciones aritméticas
1. (52520)10 4. (0.10110)2
2. (0.3267)10 5. (AB2373)16
3. (101100)2 6. (347823)11
Operaciones aritméticas
* = 10n -
1. * = 105 - 5252010
= 10000010 - 5252010
= 4748010
2. * = 100 - 0.326710
= 110 - 0.326710
= 0.673310
Operaciones aritméticas
* = 10n -
3. * = 106 - 1011002
1000000 2
- 101100 2
010100 2 * = 0101002
4. * = 100 - 0.101102
1.00000 2
- 0.10110 2
0.01010 2 * = 0.010102
Operaciones aritméticas
* = 10n -
5. * = 106 - AB237316
1000000 16
- AB2373 16
054DC8D 16 * = 54DC8D16
6. * = 106 - 34782311
1000000 11
- 347823 11
763288 11 * = 76328811
Operaciones aritméticas
= 10n - 1 -
Ejemplos:
1. (52520)10 2. (0.0110)10
3. (347823)11
4. (1011011)2
5. (AFC192)16
6. (1101101)2
Representación de datos
Magnitud y signo
Formato
Signo { 0 positivo
1 negativo
----
-
magnitud
signo
Representación de datos
Si n=3
mayor: 2n - 1
Cantidad
{ menor: -(2n - 1)
Representación de datos
Complementos a 2
Formato N..............1 0
----
-
magnitud
signo
0 positivo
Signo
{ 1 negativo
Representación de datos
Si n=3 Complemento a 2
0000 +0 1111 -1
0001 +1 1110 -2
0010 +2 1101 -3
0011 +3 1100 -4
0100 +4 1011 -5
0101 +5 1010 -6
0110 +6 1001 -7
0111 +7 1000 -8
mayor: 2n - 1
Cantidad
{ menor: - 2n
Representación de datos
Complementos a 1
Formato N..............1 0
----
-
magnitud
signo
0 positivo
Signo
{ 1 negativo
Representación de datos
Si n=3 Complemento a 1
0000 +0 1111 -0
0001 +1 1110 -1
0010 +2 1101 -2
0011 +3 1100 -3
0100 +4 1011 -4
0101 +5 1010 -5
0110 +6 1001 -6
0111 +7 1000 -7
mayor: 2n - 1
Cantidad
{ menor: - (2n - 1)
Tarea #4: Operaciones aritméticas
810 24 58 12 616
+ 110 + 14 + 28 + 12 + 916
910 34 78 1 02 F16
carry generado
Operaciones aritméticas
37 211 46 F16
+ 47 + 911 + 56 + F16
1 07 1 011 1 36 1 E16
+ 10110112
01011112
100010102
carry generado
fuera de las posiciones
Operaciones aritméticas
Ejemplos:
+
1A69F216
21A93F16
carry generado
3C133116
2. 111
+ 25467
Operaciones aritméticas
1. 1 2 2. 13 9 15 10 9 12 11
0 2 0 7 4 0 6 1 0 3 2 10
1101011.112 851721.4319
-1001101.012 -784832.5679
0011110.102 055777.7569
Operaciones aritméticas
3. 28 4.
E 23 4 17 9 C 18
E F 7 5 1 A . A D 2 F 16 A 4 5 C 2 5 . 0 F 2 16
- D 9 F 3 B 4 . 2 E 7 1 16 - F 1 B F 4 1 . 1 C D 16
1 5 8 1 6 6 . 7 E B E 16
Códigos
Códigos
{ BCD
Exceso 3
GRAY
ASCII
Códigos
Código BCD ( Binary - Coded Decimal )
Decimal BCD
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
Códigos
Código BCD ( Binary - Coded Decimal )
Decimal BCD
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
Códigos
Ejemplo:
Convierta (1492)10 a BCD
0001 0100 1001 0010 en BCD
Ejemplo:
Convierta (95)10 a BCD
1001 0101 en BCD
Códigos
Código Exceso 3
Decimal BCD
0 0011
1 0100
2 0101
3 0110
4 0111
5 1000
6 1001
7 1010
8 1011
9 1100
Códigos
Ejemplo:
Convierta (43.2)10 a Exceso 3
1001 0010 . 0001 en Exceso 3
Código Gray
Es un código de cambio mínimo, en el cuál
sólo un bit del código cambia cuando se
pasa de una etapa a la siguiente. El código
Gray es un código sin valor.
Códigos
Código Gray
0 0000 8 1100
1 0001 9 1101
2 0011 10 1111
3 0010 11 1110
4 0110 12 1010
5 0111 13 1011
6 0101 14 1001
7 0100 15 1000
Funciones booleanas
OR + Tabla de verdad
A A B F=A+B
F =A+ B
B 0 0 0
Símbolo 0 1 1
1 0 1
1 1 1
Funciones booleanas
Compuertas AND y OR de tres variables
Tabla de verdad
A B C F =AB C F =A+A+C
A
B F
0 0 0 0 0
C 0 0 1 0 1
0 1 0 0 1
F =A B C
0 1 1 0 1
A 1 0 0 0 1
B F
C 1 0 1 0 1
1 1 0 0 1
F =A+A+ C 1 1 1 1 1
Funciones booleanas
A
B
F = (A+B)(C+D)
C
D
A
B
C
D
F
Funciones booleanas
Jerarquía de los operadores
1. NOT
2. AND
3. OR
Los paréntesis se resuelven de adentro hacia afuera.
Ejemplos:
Muestre el circuito lógico de la siguiente
función y tabla de verdad.
. .. .
A
. . ..
. .
. .. F
.. ..
. .
Funciones booleanas
2. F(A,B,C) = AB + BC + ABC
A=1 B=1 C=0
3. F(X,Y,Z) = X + YZ + XYZ
X=1 Y=0 Z=1
A B C minitérminos
0 0 0 A B C
0 0 1 A B C Un minitémino es un
0 1 0 A B C término que contiene
0 1 1 A B C todas las variables de
la función unidas por
1 0 0 A B C
el operador AND.
1 0 1 A B C
1 1 0 A B C
1 1 1 A B C
Funciones Booleanas.
Maxitérmino:
{
Funciones Booleanas.
EJEMPLO: F(A,B,C) = AB + BC
AB C F
000 0
001 1
010 0 F(A,B,C) = ABC + ABC + ABC +ABC
011
100
{0
0
101 1
110 1
111 1
Funciones Booleanas.
La función que representa los ceros es la siguiente:
F(A,B,C)=(A+B+C)(A+B+C)(A+B+C)(A+B+C)
Cto. Lógico:
A B C
{
. . F
..
Funciones Booleanas.
Muestra la tabla de verdad de las siguientes funciones:
F1 (A,B,C) = A
{
Funciones Booleanas.
A B C F 1 F2 F3 Dos o más funciones son
0 0 0 0 0 0 equivalentes si y solo si
0 0 1 0 0 0 tengan la misma tabla de
verdad
0 1 0 0 0 0
0
1
1
0
{
1
0
0
1
0
1
0
1
1 0 1 1 1 1
1 1 0 1 1 1
1 1 1 1 1 1
Teoremas del Algebra Booleana.
xy xy xy x + y xy x+y x+y x y
00 0 1 1 00 0 1 1
01 {
0 1 1 01 1 0 0
10 0 1 1 11 1 0 0
11 1 0 0 10 1 0 0
Teoremas del Algebra Booleana.
{
9.- X(Y+Z) = XY +YZ
10.- X(X+Y) = X
X+(YZ) = (X+Y)(X+Z)
X+(XY) = X
{
Teoremas del Algebra Booleana.
Demostración 11a
9.-(W’+X+Y’+Z’)(W’+X+Y’+Z)(W’+X+Y+Z’) (W’+X+Y+Z)=W’+X
11.A
(W’+X+Y’)(W’+X+Y) = W’+X 11.A
W’+X = W’+X
{
x f1
f1
x
x y f f f
0 0 mo y01 y0 1
0 1 m1 x0 mo m1 x 0 mo m2
1 0 m2 1 m2 m3 1 m1 m3
1 1 m3
01 m8 m11 m9 m10
w x y z t f
0 0 0 0 0 mo 11 m24 m25 m27 m26
f1 = x
1 1 1 1 0
f
CD
AB 00 01 11 10
00CD’+
B). f(A,B,C,D) = AB + AC’+ 1 B’D1+ B’C’
1 1
f = A + B’ + CD’ 01 0 0 0 1
11 1 1 1 1
10 1 1 1 1
Mapas de Karnaugh.
Tarea:
0000 0 1101 1
0001 1 1110 *
0010 0 1111 *
0011 0 CD
0100 1 AB 00 01 11 10
0101 1 00 0 1 0 0
0110 1
0111 0 01 1 1 0 1
1000 0
1001 1
11 0 1 * *
1010 *
1011 * 10 0 1 * *
1100 0
Mapas de Karnaugh.
P. ejemplo: Reducir la siguiente función por el
método de mapas de Karnaugh.
F CD
AB 00 01 11 10
{00 1 1
F = AD + AD
01 1 1
11 1 1
10 1 1
M.I. Norma Elva Chávez Rodríguez
Mapas
P. ejem: Simplificar de Karnaugh.
la siguiente función en suma de
productos y productos de sumas.
f(A,B,C,D)= (0,1,2,5,8,9,10)
f
CD
AB {00
00 1
01
1
11
0
10
1
01 0 1 0 0 f = BC + BD + ACD
11 0 0 0 0
10 1 1 0 1
M.I. Norma Elva Chávez Rodríguez
Mapas de Karnaugh.
Tarea: Simplificar la siguiente función:
{
Ejemplo: Hay 4 personas que actúan como jueces en una
competencia dada. Cada uno de acuerdo a sus acciones de
la empresa tienen cierto peso en su votación Juan=40%,
Pedro= 30%, Pablo =20%, José = 10%.
Si el porcentaje es mayor que el 50% se considera aceptado,
si no es rechazado. Diseñar un circuito que muestre el
resultado, transparente para los votantes.
40 30 20 10
40 30 20 10 Ju Pe Pa Jo S1
Ju Pe Pa Jo S1 1 0 0 0 0
0 0 0 0 0 1 0 0 1 0
0
0
0
0
{
0
1
1
0
0
0
1
1
0
0
1
1
0
1
1
1
0 0 1 1 0 1 1 0 0 1
0 1 0 0 0 1 1 0 1 1
0 1 0 1 0 1 1 1 0 1
0 1 1 0 0 1 1 1 1 1
0 1 1 1 1
M.I. Norma Elva Chávez Rodríguez
Mapas de Karnaugh.
S1 = Ju Pe + Ju Pa + Pe Pa Jo
S1
Pa Jo
Ju Pe 00 01 11 10
{ 00 0 0 0 0
01 0 0 1 0
11 1 1 1 1
10 0 0 1 1
Ju Pe Pa Jo
. .
. {
.
. . .
M.I. Norma Elva Chávez Rodríguez
Universalidad de las compuertas NAND y
NOR.
Cualquier función se puede representar con compuertas
NAND y NOR. M.I. Norma Elva Chávez Rodríguez
Con NAND
A A’ A
F = A’ A
{ A
F = AB A AB AB
AB
B B
A A
A A+B A+B
F = A+B
B B B
Universalidad de las compuertas NAND y
NOR.
Cualquier función se puede representar con compuertas
NAND y NOR.
M.I. Norma Elva Chávez Rodríguez
Con NOR
A A’ A
F = A’ A
{ A
A A+B A+B
F = A+B A+B
B B
A A
F = AB A AB AB
B B B
Universalidad de las compuertas NAND y
NOR.
Resumen:
AND NOT
= =
OR BUFFER
{
=
NAND
NOR
A
{ AB
B
AB CD = AB + CD
C CD
D
M.I. Norma Elva Chávez Rodríguez
Universalidad de las compuertas NAND y
NOR.
Ejercicio:
Para el siguiente ejercicio construya el circuito lógico
usando sólo compuertas NAND ó NOR.
O0 I1 O0
O1
{ O1 I2 Decoder
2x4 O2
O2 O3
O3
EN
X Y D0 D1 D2 D3
0 0 1 0 0 0
0
1
{ 1
0
0
0
1
0
0
1
0
0
1 1 0 0 0 1
A B C F A O0
0
0
0
0 { 0
1
1
0
B
C .
0 1 0 0
O4
0 1 1 0
Decoder
1 0 0 1 3x8 .
1 0 1 0
1 1 0 1 O6
En
1 1 1 1 O7
M.I. Norma Elva Chávez Rodríguez
Decodificadores.
Ejemplo 2
Diseñe un sumador completo utilizando un
decodificador de 3x8
A B C S C
0 0 0 0 0
{ 0
0
0
1
1
0
1
1
0
0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
M.I. Norma Elva Chávez Rodríguez
Decodificadores.
A A2
0
B A1 S
1
C A0
2
{Decoder
3x8
3
4
5
6 C
En 7
. . D0
E A B Do D1 D2 D3
1 x x 1 1 1 1
. .{ . D1 0 0 0 0 1 1 1
. .. D2
0 0 1 1 0 1 1
. . . D3
0 1 0
0 1 1
1
1
1
1
0
1
1
0
D0
A
D1
Simbolo delBdecodificador 74L5138
D2
E D4
Decoder de 2x4
X A2
Do
Y A1
D1
Diseñe un decodificador de 4x16 usando dos
Z A0
D2
D3
decoder’s de 3x8 con entrada enable
DECODER
3*8
D4 Algunos decodificadores
D5
D6 importantes
D7
E 74LS139
w 74AC154
D8 74LC138
D9
A2 D10
A1 DECODER D11
A0 D12
D13
3*8 D14
D15
E M.I. Norma Elva Chávez Rodríguez
Decodificadores.
Tabla de verdad
A ODSP00H
B ODSP01H
2x4 ODSP02H
1/OW ODSP03H
G2
G1 O15
A3 DSPOOH
A7 0 A0
1 74154
A4
Generación
2
.. G2
4*16 G1 DSPOFH
de los pulsos selectores de los dispositivos.
4*16
I/O R
74154 . A3 DSPIOH
A0
I/O W 15
74154G2
4*16 G1
.. DSPIFH
A3 DSPOFH
A0
74154G2
4*16 G1 DSPFFH
Multiplexor.
Circuito Interno
S1 So
Io
I1
S
I2
I3
Por ejemplo:
Implemente la siguiente función con un MUX de 4x1 y
una variable residual.
F (x,y,z) = (1,2,6,7)
xyz F
000 0
001 1
Z Io
010 1 z
011 0 Z’ I1 F
1 0 0 0 z’
MU
101 0 0 I2 X
110 1 4x1
0 1 I3
111 1
1 x y
M.I. Norma Elva Chávez Rodríguez
Multiplexor.
Ejemplo: Implemente la siguiente función con un MUX
de 4x1 y una variable residual
F(A,B,C)=A’B’C+A’B’+AB
ABC F
00 0 1
00 1 1 1 Io
01 0 0
1 0 I1
01 1 0 MUX S
10 0 0 4x1
0 0 I2
10 1 0
11 0 1 1 I3
0
11 1 1
S1 So
1
A B
Multiplexor.
ó también:
I0 I1 I2 I3 0 I0
A’ 0 1 1 0
A 0 0 1 1 A’ I1
S
0 A’ 1 A I2
MUX
1 4x1
A I3
S1 S0
AB CD F A B C D F
0 0 0 0 1 1 0 0 0 1
0 0 0 1 1 1 0 0 1 1
0 0 1 0 0 1 0 1 0 0
0 0 1 1 1 1 0 1 1 0
0 1 0 0 1 1 1 1 0 0 0 1
0 1 0 1 0 1 1 0 1 0
0 1 1 0 0 D 1 1 1 0 0 0
0 1 1 1 0 1 1 1 1 1
D’ 0
0 D
M.I. Norma Elva Chávez Rodríguez
Dispositivos Lógicos Programables.
Programación
AND OR
PLA Programmable Programmable
PAL “ Fijo
PROM Fijo Programmable
A B C
F1 F2 F3 F4 F5
Dispositivos Lógicos Programables.
Ejemplo:
Use un PLA para diseñar un control de BCD a 7
segmentos.
e c
CS 3 estados
Entrada de Control
Dispositivos Lógicos Programables.
Operación de Lectura.
Suponga que la ROM ha sido programada con
los siguientes datos:
A0 1
2
A1 2x4 3 E R0 E E R4 E E R8 E E R12 E
Renglon 1
E R1 E E R5 E E R9 E E R13 E
Renglon 2
E R2 E E R6 E E R10 E E R14 E
Renglon 3
E R3 E E R7 E E R11 E E R15 E
0
A2 12
A3 2x4 3
CS E Buffer de salida
CADA REGISTRO ALMACENA
UNA PALABRA DE 8 BITS
Temporización de la ROM.
1 1
Dirección anterior Dirección Nueva
0 0
tACC
CS
0
tOE
1
lineas Alta-Z Salidas de datos
de datos válidas
0
t0 t1 t2 t3 tiempo
Temporización de lectura en ROM.
Tipos de ROM
ROM programada por mascarilla : Este tipo de
ROM tiene sus localidades de
almacenamiento escritas (programadas) por el
fabricante según las específicaciones del
cliente (MROM).
línea de
habilitación Q3
Q0 Q1 Q2
renglón 1
A1 0
DEC 1 Q4 Q5 Q6 Q7
A0 renglón 2
2x4 2
E 3
N
Q8 Q9 Q10 Q11
renglón 3
Vcc
Q0 Q1
A B S C
S = AB + AB C = AB
0 0 0 0
S=A+B
0 1 1 0
1 0 1 0
1 1 0 1
A
B S
S B C B
A 0 1 A 0 1
0 0 1 C
0 0 0
1 1 0 1 0 1
M.I. Norma Elva Chávez Rodríguez
Sumadores y Restadores.
1/2 RESTADOR D B R B
A-B A 0 1 A 0 1
0 0 1 0 0 1
1 0 0 1 1 0
A B D R
D = AB R = AB + AB
0 0 0 0 R=A+B
0 1 1 1
1 0 0 1 A
1 1 0 0 B R
SUMADOR COMPLETO
A2 A1 A0
C0
A = 1 0 1
A0 C1 B2 B1 B0
B0 S0 B = 0 1 0
A+B S2 S1 S0
C3 C2 C1 C0
A0 B0 C0 S0 C1 S0
B0C0
0 0 0 0 0 A0 00 01 11 10
0 0 1 1 0 0 0 1 0 1
0 1 0 1 0
0 1 1 0 1 1 1 0 1 0
1 0 0 1 0
1 0 1 0 1 S0=A0B0C0 +A0B0C0+ A0B0C0 +A0B0C0
1 1 0 0 1 = A0(B0C0 +B0C0)+A0(B0C0 +B0C0)
1 1 1 1 1
= A0( B0 + C0) + A0( B0C0 +B0C0)
K K
M.I. Norma Elva Chávez Rodríguez
Sumadores y Restadores.
= A0K + A0K
= A0 + K = A0 + (B0 + C0) A0
= A0 + B0 + C0 B0 S0
C0
C1
B0C0
A0 00 01 11 10
C1
0 0 0 1 0
1 0 1 1 1
C0
C2
C1
Completo
M.I. Norma Elva Chávez Rodríguez
Sumadores y Restadores.
A3B3C3 A2B2C2 A1B1C1 AoBo
C0
7483 Y 7486
C4 S3 C3 S2 C2 S1 C1 S0
A=1010
B=1011
M.I. Norma Elva Chávez Rodríguez
Sumadores y Restadores.
Restador Completo
A0 B0 D0 D1 S0 S1
0 0 0 0 0 B1D1
0 0 1 1 1 A1 00 01 11 10
0 1 0 1 1 0 0 1 0 1
0 1 1 1 0 1 1 0 1 0
1 0 0 0 1
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1 S0 = A1 + B1 + D1
D0
B0D0 A1
A0 00 01 11 10 B1 S1
0 0 1 1 1 D1
1 0 0 1 0
D2
D2 = A’ 1D1 + A’1B1 + B1D1
D2 = A’1(D1 + B1) + B1D1
A3 A2 A1 A0
Control
S/R B3 B2 B1 B0
C0
7483
C4
3 2 1 0
Asignar
A1, B1, ABCD
1 =A+B
Si >9 No
C4 =1
B = 0110 B=0
1 =A
Mostrar en
2 = 1+ B BCD a 7seg. display END
M.I. Norma Elva Chávez Rodríguez
Algoritmo para realizar la resta de dos variables de 4 bits en
código BCD , utilizando sumadores completos
Restar A-B
Inicio
Conv a BCD
Asignar A1B1
Comp B
1 = A+B’
No Si
C4 = ?
Comp 1
Display END
B=0 2 = 1+B
BCD a 7seg.
M.I. Norma Elva Chávez Rodríguez
Algoritmo para realizar la suma o resta de dos variables de 4
bits utilizando codigo BCD.
Inicio
Si >9 No
A, B Conv
BCD C
B=0
Si No B=0110
S Comp B
2 = 1+B
Si Display
S Comple 1
No
No B=0
C=? Asignar Signo.
END
Si
M.I. Norma Elva Chávez Rodríguez
B=1
Implementación Física (Hardware) del sumador/restador en BCD.
1 9 1 9
M.I. Norma Elva Chávez Rodríguez
74147 74147
7404 0 - Suma
7404
1 - Resta
7486
A3 A2 A1 A0 B3 B2 B1 B0
7483 C0
C1 D C B A
** 7486
*
B3 B2 B1 B0 A3A2A1A 0
7483 C0
C1
NC
en
**
7447 anodo
* comun
a g
decima unidad
Lógica secuencial.
Set Q
1 1
0
t0
S Q 0
RQ 1
1 0
t
0
1
0 SQ 1
t0 t
1 RQ 0 0
t
0
1 S Q 0
1
t
0
R Q 0 1
t0 t
0
1
1 S Q 0
1 R Q 1
0 0
t0
t
0 M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Paso 4: La última condición que falta probar es
cuando set = reset = 0. Cuando se envían a cero en
forma simultánea Q = Q’ = 1. Con toda claridad se
observa que es una condición no deseada, ya que
las salidas se suponen una la inversa de la otra.
Además cuando las entradas retornen al estado
alto, la salida dependerá de cual entrada cambio
primero a alto. Ya que transiciones simultáneas a
1 producirán resultados impredecibles. Por lo
tanto el registro básico con NAND no utiliza esta
condición.
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Por lo tanto la tabla de verdad de este registro
podemos resumirlo como:
Set
Q
S Q
Reset Q R Q
Simbolo simplificado
Registro Básico Nand
representación equivalente
Set 1
Reset 1
Q 0
T1 T2 T3 T4 T5 T6
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
5V Falsos Contactos
5V
2 Vout
0V
5V
1
2
S Q 0
R
1
5V
Reset 2 Q *produce Q = Q = 0
S Q
FF
R Q
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Set 0
Reset 0
Q 0
t0 t1 t2 t3 t4 t5
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Ejemplo:
S Q Alarma
+
Vo
-
R
S1
5V
S R Q(t+1) Qt Qt+1 S R
0 0 Qt 0 0 0 *
0 1 0 0 1 1 0
1 0 1 1 0 0 1
1 1 Indeterminado 1 1 * 0
S Q
CLK
R Q
Símbolo
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Flip-Flop JK
Diagrama interno Q J K Qt+1
0 0 0 0
R 0 0 1 0
K 0 1 0 1
Q
0 1 1 1
CLK 1 0 0 1
1 0 1 0
J Q 1 1 0 1
S 1 1 1 0
Qt+1
JK
Q 00 01 11 10
Qt+1 = JQ + KQ 0 * 1
1 1 * 1
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
J K Qt+1 Qt Qt+1 J K
0 0 Qt 0 0 0 *
0 1 0 0 1 1 *
1 0 1 1 0 * 1
1 1 Qt 1 1 * 0
J Q
CLK
K Q
Símbolo
M.I. Norma Elva Chávez Rodríguez
Lógica secuencial.
Flip-Flop tipo D (Data).
Este Flip-Flop es una combinación del SR ó JK tal como se muestra:
D S Q D Qt+1
Q
CLK 0 0 0
0 1 1
1 0 0
R Q 1 1 1
D Qt+1 Qt D Qt+1
0 0 0 0 0
1 1 0 1 1
1 0 0
1 1 1
Símbolo
D D
D Q S Q J Q
CLK
CLK CLK
Q R Q K Q
Q T Qt+1
1
Q
0 0 0
T 0 1 1
1 0 1
Q 1 1 0
Qt+1
T
Q 0 1
0 0 1
Qt+1 = Q + T 1 1 0
Lógica secuencial.
T Qt+1 Qt Qt+1 T
0 Qt 0 0 0
1 Qt
0 1 1
1 0 1
1 1 0
Resumen de Flip-Flop’s
S Q S R Qt+1 Qt Qt+1 S R
0 0 Qt 0 0 0 *
CLK 0 1 0 0 1 1 0
R Q 1 0 1 1 0 0 1
1 1 ? 1 1 * 0
J K Qt+1 Qt Qt+1 J K
J Q
0 0 Qt 0 0 0 *
CLK 0 1 0 0 1 1*
K Q 1 0 1 1 0 *1
1 1 Qt 1 1 *0
D Q D Qt+1 Qt Qt+1 D
0 0 0 0 0
CLK
1 1 0 1 1
Q 1 0 0
1 1 1
T Qt+1 Qt Qt+1 T
T Q
0 Qt 0 0 0
CLK 1 Qt 0 1 1
Q 1 0 1
1 1 0
Flip-Flops