[86.03/66.

25] Dispositivos Semiconductores

Transistor MOS

Transistor Canal P: Polarización

 VDD
Un transistor MOS de canal P con parámetros VT = -0,8 V; µpC’ox = 80 µA/V2;
W = 500 µm; L = 10 µm y λ = 0,03 V-1; forma parte del siguiente circuito donde
VDD = 3.3 V; RG1 = 1.3 kΩ; RG2 = 2.0 kΩ y R = 1.0 kΩ.
●
Hallar el punto de polarización del transistor.
●
Hallar el rango de R para que el transistor se encuentre en régimen de saturación.
VDD
RG1
RG1 ¿Cómo identifico al
Drain y Source?
Gate Bulk

RG2 El Gate se La flecha

R representa saliente al Bulk
como la placa indica que el
RG2
de un capacitor
de “metal”
transistor es de
canal P

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores

R 1
 Gate
-

Source - Poly-P
- - - Drain

La tensión VGB P+ + + + +
P+
aplicada debe ser
VGB < VFB para
“llenar” de e- el
Gate. Sust-N
La capa de
inversión es de
huecos,
formando el
Bulk canal.

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 2

 FUENTE: es Gate VT < VFB (VT < 0)
desde donde
“salen” los
huecos.

Source Poly-P Drain

+ ΔV - SUMIDERO: es

P+ P+
a donde
+ + + +
“llegan” los
huecos.
E
Sust-N

Bulk
1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 3
 Gate VT < VFB (VT < 0)
VS > VD (VDS < 0)

Source Poly-P Drain

ID

P+ + + + +
P+ La corriente ID
se define
entrante

Sust-N
¡Pero los h+
salen por el
Bulk Drain!

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 4

 Gate
VT < VFB (VT < 0)
VS > VD (VDS < 0)
ID < 0

Source Poly-P Drain

ID
La tensión del

P+ + + + +
P+ cátodo (N) debe
ser mayor que la
del ánodo (P)

Sust-N
Entre Source/Drain y Bulk
hay junturas PN parásitas que
Bulk deben estar en inversa

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 5

 VT < VFB (VT < 0)
Gate VB > VS > VD (VDS < 0)
ID < 0
Sat: VGS < VT; VDS < VGS - VT

Source Poly-P Drain

VGS VDS

P+ P+

En SATURACIÓN:
Sust-N VGD > VT En SATURACIÓN:
en el extremo de VG – VD + VS – VS > VT en el extremo de
Source hay canal Drain NO hay
formado VGS – VDS > VT canal formado
VDS < VGS - VT
Bulk
VGS < VT VGD > VT

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 6

 VT < VFB (VT < 0)
Leyes de Kirchoff
VB > VS > VD (VDS < 0)
VDD ID < 0
Sat: VGS < VT; VDS < VGS - VT
+ M2
M3 Transistor MOS canal P
VRG1 IRG1 RG1 VT = -0,8 V
-
Source - µpC’ox = 80 µA/V2
VGS
- +
Gate VDS W = 500 µm; L = 10 µm
N1 B λ = 0,03 V-1
M1 + IG = 0 Drain +
VDD = 3.3 V; R = 1.0 kΩ
RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
ID +
VRG2 IRG2 RG2 M1: VDD – VRG1 – VRG2 = 0
R VR
- M2: VDD + VDS – VR = 0
IR
- N1: IRG1 = IRG2 + IG = IRG2
M3: VR1 + VGS = 0

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 8

Resolvemos la “malla de entrada”... M1: VDD – VRG1 – VRG2 = 0 VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ Transistor MOS canal P
De M1 y N1 despejamos: VT = -0,8 V
VRG1 IRG1 RG1
- - V DD =V RG 1 +V RG 2
µpC’ox = 80 µA/V2
W = 500 µm; L = 10 µm
VGS
- + VDS
V DD =I RG 1 R G 1 + I RG 2 RG 2 λ = 0,03 V-1
VG V DD =I RG (R G 1 + RG 2 ) VDD = 3.3 V; R = 1.0 kΩ
V DD RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + I RG =
ID + RG 1 + R G 2
VRG2 IRG2 RG2
R VR V G =V RG 2=I RG 2 RG 2
- IR V G =V DD
RG 2
- R G 1+ R G 2
V G =2 V

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 9

Resolvemos la “malla de entrada”... M1: VDD – VRG1 – VRG2 = 0 VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ VS Transistor MOS canal P
RG 2 VT = -0,8 V
VRG1 IRG1 V G =V DD =2 V
RG1 - R G 1 +R G 2 µpC’ox = 80 µA/V2
VGS - W = 500 µm; L = 10 µm
- + VDS
Pero ¡OJO! VG no es VGS λ = 0,03 V-1
VG VDD = 3.3 V; R = 1.0 kΩ
RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + V GS=V G −V S =V G −V DD
ID + V GS =2 V−3.3 V=−1.3 V
VRG2 IRG2 RG2
R VR
V GS =−V RG 1
- IR RG1
- V GS =−V DD =−1.3 V
R G 1 + RG 2

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 10

Calculamos la corriente del transistor... M1: VDD – VRG1 – VRG2 = 0
VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ VS Transistor MOS canal P
RG 2 VT = -0,8 V
VRG1 IRG1 V G =V DD =2 V
RG1 - R G 1 +R G 2 µpC’ox = 80 µA/V2
VGS - W = 500 µm; L = 10 µm
- + VDS
V GS =−1.3 V <V T λ = 0,03 V-1
VG Suponemos saturación y efecto de VDD = 3.3 V; R = 1.0 kΩ
modulación del largo del canal RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + despreciable…
ID +
VRG2 IRG2 RG2 μ p C ' ox W 2
R VR I D =− (V GS −V T ) =−0.5 mA
2 L
- IR
- … ¡luego debemos corroborarlo!

Ya casi terminamos...

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 11

Resolvemos para VDS... M1: VDD – VRG1 – VRG2 = 0 VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ VS Transistor MOS canal P
RG 2 VT = -0,8 V
VRG1 IRG1 V G =V DD =2 V
RG1 - R G 1 +R G 2 µpC’ox = 80 µA/V2
VGS - W = 500 µm; L = 10 µm
- + VDS
V GS =−1.3 V <V T λ = 0,03 V-1
VG μ p C ' ox W VDD = 3.3 V; R = 1.0 kΩ
2
I D =− (V GS −V T ) =−0.5 mA RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + 2 L
ID VD +
VRG2 IRG2 RG2 Calculamos la tensión de Drain:
R VR
V D =V R =I R⋅R=−I D⋅R=0.5 mA⋅1 k Ω=0.5 V
- IR
- V DS =V D−V S =V D −V DD =0.5 V−3.3 V=−2.8 V

IR = - ID

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 12

Verificamos... M1: VDD – VRG1 – VRG2 = 0 VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ VS Transistor MOS canal P
RG 2 VT = -0,8 V
VRG1 IRG1 V G =V DD =2 V
RG1 - R G 1 +R G 2 µpC’ox = 80 µA/V2
VGS - W = 500 µm; L = 10 µm
- + VDS
V GS =−1.3 V <V T λ = 0,03 V-1
VG μ p C ' ox W VDD = 3.3 V; R = 1.0 kΩ
2
I D =− (V GS −V T ) =−0.5 mA RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + 2 L
ID VD +
VRG2 IRG2 RG2 Verificamos saturación…

R VR V DS =−2.8 V < V GS−V T =−0.5 V

- IR ...y EMLC despreciable...
- −1
1− λ V DS=1−0.03 V (−2.8 V )=
=1+0.03×2.8=1.084≈1 Aceptando 10% de error

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 13

En resumen... M1: VDD – VRG1 – VRG2 = 0 VT < VFB (VT < 0)
VB > VS > VD (VDS < 0)
M2: VDD + VDS – VR = 0
ID < 0
VDD N1: IRG1 = IRG2 = IRG Sat: VGS < VT; VDS < VGS - VT
M3: VR1 + VGS = 0
+ VS Transistor MOS canal P
RG 2 VT = -0,8 V
VRG1 IRG1 V G =V DD =2 V
RG1 - R G 1 +R G 2 µpC’ox = 80 µA/V2
VGS - W = 500 µm; L = 10 µm
- + VDS
V GS =−1.3 V <V T λ = 0,03 V-1
VG μ p C ' ox W VDD = 3.3 V; R = 1.0 kΩ
2
I D =− (V GS −V T ) =−0.5 mA RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 + 2 L
ID VD + V DS =−2.8 V < V DS
VRG2 IRG2 RG2 sat

R VR
- IR
-

1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 14

 VT < VFB (VT < 0)
●
Hallar el rango de R para que el transistor se encuentre en régimen
VB > VS > VD (VDS < 0)
de saturación. ID < 0
VDD V GS =−1.3 V <V T Sat: VGS < VT; VDS < VGS - VT

+ μ p C ' ox W 2
I D =− (V GS −V T ) =−0.5 mA Transistor MOS canal P
2 L VT = -0,8 V
VRG1 IRG1 RG1
- - V DS < V DS sat
µpC’ox = 80 µA/V2
W = 500 µm; L = 10 µm
VGS
- + VDS λ = 0,03 V-1
V D =I R⋅R=−I D⋅R VDD = 3.3 V; R = 1.0 kΩ
V DS =V D−V S =−I D⋅R−V DD RG1 = 1.3 kΩ; RG2 = 2.0 kΩ
+ IG = 0 +
ID +
VRG2 IRG2 RG2 Si R=0 ⇒ V D =0 ⇒ V DS =−V S =−V DD <V DS
R VR sat

- IR Si V DS=V DS ⇒ R=
V DD +V DS
- sat
−I D
3.3 V−0.5 V 0< R<5.6 k Ω
R= =5.6 k Ω
0.5 mA
1er Cuatrimestre 2020 86.03/66.25 Dispositivos Semiconductores 15