Resumen: A lo largo de la práctica 6, se pretende construir un divisor de frecuencia, esto, con
el software de Quartus y observar el comportamiento del mismo en nuestra tarjeta DE10 Lite.
Palabras clave: Frecuencia, digital, VHDL, CLK, divisor
1. OBJETIVO
El alumno diseñara e implantara un modulador de ancho
de pulso ( PWM) creado en lenguaje VHDL y su implan-
tacion dentro de la tarjeta de desarrollo.
2. MATERIAL
Las herramientas utilizadas a lo largo de la práctica son:
Quartus II 18.1 SP1 (Altera) o superior Como Quar-
tus Prime lite Ver. 21.x
Tarjeta de Desarrollo basada en Altera*
3. PREVIO
¿Cómo se utiliza un contador como divisor de frecuen-
cia?
Los contadores se usan a menudo en divisores de fre-
cuencia porque se pueden configurar para dividir una
señal de entrada de alta frecuencia por un valor entero
especı́fico. Esto se hace contando un cierto número
de pulsos de entrada antes de generar un pulso de
salida. Por ejemplo, si un contador está configurado
para dividirse entre 10, contará 10 pulsos de entrada
antes de generar un pulso de salida. Esto reduce
efectivamente la frecuencia de la señal de entrada en
un factor de 10. Además, los contadores también se
pueden usar en multiplicadores de frecuencia usando
una relación de división no de enteros
¿Qué es un PWM, en que basa su funcionamiento?
PWM son las siglas de Pulse Width Modulation
(Modulación por ancho de pulso). Para transmitir
una señal, ya sea analógica o digital, se debe modular
para que sea transmitida sin perder potencia o sufrir
distorsión por interferencias.
PWM es una técnica que se usa para transmitir
señales analógicas cuya señal portadora será digital.
En esta técnica se modifica el ciclo de trabajo de
una señal periódica (una senoidal o una cuadrada,
por ejemplo), ya sea para transmitir información a
través de un canal de comunicaciones o para controlar
la cantidad de energı́a que se envı́a a una carga. El
ciclo de trabajo (duty cycle) de una señal periódica
es el ancho de su parte positiva, en relación con el
perı́odo. Está expresado en porcentaje, por tanto, un
duty cycle de 10 % indica que está 10 de 100 a nivel
alto.
Básicamente, consiste en activar una salida digital
durante un tiempo y mantenerla apagada durante el
resto, generando ası́ pulsos positivos que se repiten de
manera constante. Por tanto, la frecuencia es cons-
tante (es decir, el tiempo entre disparo de pulsos),
mientras que se hace variar la anchura del pulso, el
duty cycle. El promedio de esta tensión de salida, a lo
largo del tiempo, será igual al valor analógico deseado.
¿Qué es un atributo a una señal?
Un atributo en VHDL es una metapropiedad que se
adjunta a un tipo u objeto . Podemos utilizarlos para
obtener información sobre el artı́culo que va más allá
del valor que tiene. Algunos atributos son sólo para
simulación, mientras que otros también son útiles pa-
ra evitar constantes codificadas en código sintetizable.
¿Qué es una variable y una constante. como se inicia-
liza una variable a un valor (asignación)?
• Constante:
Una constante es un elemento que se inicializa a
un valor determinado y que no puede ser cambia-
do una vez inicializado.
Ejemplo:
constant e : real := 2.71828;
constant retraso : time := 10 ns;
constant max size : natural;
• Variable:
Una variable en VHDL es similar al concepto de
variable en otros lenguajes.
Ejemplo:
variable contador : natural := 0;
variable aux : bit vector(31 downto 0);
Que es y como se define el ciclo de trabajo de una
señal astable.
Una señal astable es una configuración donde, me-
diante una serie de componentes pasivos que son
colocados alrededor de un determinado integrado,
conseguiremos una señal cuadrada en la salida del
integrado. De manera que, la relación entre el estado
superior y el estado inferior de la señal será el ciclo
de trabajo, donde este estará comprendido entre el
siguiente intervalo:(50,100].
 4. INTRODUCCIÓN En esta sección se crearon dos señales, una llamada
contador y otra llamada cr, a su vez se creo un
Los divisores de frecuencia son dispositivos electrónicos proceso inicial, donde se contemplando variables que
diseñados para dividir una señal de frecuencia única en solo pueden afectar a un cambio dentro del proceso
múltiples salidas, cada una con una frecuencia especı́fica.
Estos dispositivos son esenciales en diversas aplicaciones,
desde la industria de las telecomunicaciones hasta la
electrónica de consumo y la investigación cientı́fica.
La función principal de un divisor de frecuencia es tomar Figura 3. Tercera parte del código
una señal de entrada y generar dos o más señales de
salida, cada una con una fracción especı́fica de la frecuencia IV
original. Este proceso es fundamental en situaciones donde En esta sección del código, condicionamos el funciona-
es necesario distribuir una señal de reloj o una señal miento del reset, para modificar el valor de contador;
de control a varios componentes dentro de un sistema, si reset es cero entonces contador es cero.
manteniendo la sincronización y la coherencia.
Existen diferentes tipos de divisores de frecuencia, desde
dispositivos simples que dividen una frecuencia por dos
hasta circuitos más complejos capaces de generar múlti-
ples salidas con divisiones más especı́ficas. Estos diviso-
res desempeñan un papel crucial en sistemas digitales,
comunicaciones inalámbricas, procesadores de señales y
muchas otras aplicaciones donde la gestión eficiente de la
frecuencia es esencial. Figura 4. Cuarta parte del código
En resumen, los divisores de frecuencia son herramien-
tas fundamentales para la manipulación y distribución de V Finalmente en esta sección se evaluara el caso del
señales en el ámbito de la electrónica, desempeñando un selector, también aquı́ se agrega una comparación
papel crucial en la optimización y sincronización de siste- de la señal limite y contador, donde al ser iguales
mas que dependen de la correcta gestión de las frecuencias el contador se vuelve a hacer cero. y si esto no se
de señal. cumple, el contador avanzar una unidad. como ultima
5. DESARROLLO estructura, se agrega una comparación donde se checa
si contador es menor a cr entonces la salida reloj sera
I 0 sino sera 1.
En esta sección del código se definieron las señales que
almacenaran los ciclos de trabajo que pretendemos
simular, también definimos una señal, la cual fingirá
como limite, el cual surge, ya que es la cantidad de
ciclos de relojn que deberiamos de esperar a partir de
la frecuencia de 50 MHz, para obtener 3ms, es decir
que cada 150 mil ciclos se va producir un 1.

Figura 5. Quinta parte del código

Figura 1. Primera parte del código

II
En esta sección del código se definieron tres variables,
sel, RESET y CLK, donde sel tiene la función de
seleccionar con 3 bits los cinco ciclos de trabajo antes
definidos, por su parte la variable reset que inicializa
a cero el contador y finalmente CLK es la salida o
señal dividida.

Figura 2. Segunda parte del código

III
 6. MONTAJE EN LA TARJETA
En cuanto a la tarjeta, utilizaremos la siguiente configura-
ción, donde o es CLK:

Figura 6. Sel y salida en la tarjeta.

Consecuentemente, podemos ver como se intercambia los

valores presentes en un los segmentos de un display a otro
display:
Finalmente, al recorrer todos los display, el mensaje se
repite, exhibiendo el comportamiento cı́clico deseado.

7. CONCLUSIÓN
Los resultados de la simulación son coherentes al por-
centaje solicitado para cada caso ya que a medida que
aumentábamos los ciclos de trabajo el LED parpadeaba
más rápido y cuando el ciclo de trabajo era menor el LED
era más lento, por lo que podemos determinar que el codigo
funciono correctamente y se cumplieron los objetivos de la
practica.
REFERENCIAS
Gómez, E. (2021, 6 mayo). 555 Astable, ¿qué es?
¿Cómo configurar? Rincón Ingenieril. https://www.rin
coningenieril.es/555-astable/
VHDLwhiz. (2023, 18 agosto). VHDL Attributes -
VHDLWhiz. https://vhdlwhiz.com/attributes/
¿Qué es PWM y cómo usarlo? (s.f.). https://solec
troshop.com/es/blog/que-es-pwm-y-como-usarlo–n38
How do counters help in frequency dividers? (s. f.).
Quora. https://www.quora.com/How-do-counters-help-
in-frequency-dividers