Multiplexores

En lo general, un multiplexor es un dispositivo capaz de transmitir múltiples señales a través de un

único canal. En el contexto del diseño digital, un multiplexor es un dispositivo que selecciona
información binaria de una de muchas líneas de entrada y la envía a una sola línea de salida. La
selección de una línea de entrada dada se controla con un conjunto de líneas de selección.
Normalmente, hay 2n líneas de entrada y n líneas de selección cuyas combinaciones de bits
determinan cuál entrada se selecciona. Por ejemplo, un multiplexor de 2 líneas de datos tendrá una
sola línea de selección (MUX 2:1); un multiplexor de 4 líneas de datos tendrá 2 líneas de selección
(MUX 4:1).

De manera muy general el funcionamiento del MUX se resume de la siguiente forma:

La salida reflejará el valor que contenga la línea de dato habilitada, y para habilitar una línea de
datos en particular se hace a través de las líneas de selección, eligiendo la línea de datos con el
subíndice correspondiente con el digito formado por los bits en las líneas de selección. Por ejemplo,
la salida Y será igual al valor introducido en la entrada 𝐼1 cuando los bits de la línea de selección
tengan el valor de <001> (el valor decimal de 1).
Para ejemplificar dicha condición, se propone la siguiente tabla de verdad (caso MUX 8:1)
E Selec. Entradas Salida
𝑺𝟐 𝑺𝟏 𝑺𝟎 𝑰𝟕 𝑰𝟔 𝑰𝟓 𝑰𝟒 𝑰𝟑 𝑰𝟐 𝑰𝟏 𝑰𝟎 𝒀
0 0 0 X X X X X X X A 𝑨
0 0 1 X X X X X X B X B
0 1 0 X X X X X C X X C
0 1 1 X X X X D X X X D
1 0 0 X X X E X X X X E
1 0 1 X X F X X X X X F
1 1 0 X G X X X X X X G
1 1 1 H X X X X X X X H

En donde A,B,C,…,G y H son variables booleanas que representan el valor binario que ingresa por
las entradas 𝑰𝟕 a 𝑰𝟎 respectivamente.
Tomando el ejemplo particular de un MUX 4:1, un multiplexor se puede generar mediante un circuito
como el siguiente:

Adicionalmente, un MUX puede tener una entrada de habilitación maestra, la cual se denominará
Enable (E). A continuación, se muestra el circuito para el caso de un MUX 4:1 con habilitación, así
como su correspondiente tabla de verdad resumida.

E 𝑺𝟏 𝑺𝟎 𝑰𝟑 𝑰𝟐 𝑰𝟏 𝑰𝟎 Y
1 X X X X X X 0
0 0 0 X X X A A
0 0 1 X X B X B
0 1 0 X C X X C
0 1 1 D X X X D
La aplicación principal de los MUX en este contexto es la implementación de funciones booleanas
sin necesidad de realizar cálculos de reducción de funciones. Así las cosas, se discutirán dos métodos:
1) Alambrando directamente los resultados de la tabla de verdad a las entradas de datos del
MUX. Para este propósito, se necesitará un multiplexor de tantas entradas de datos como de
combinaciones disponibles, donde las variables de las que depende la función a implementar
se alambrarán a las líneas de selección.
Ejemplo 1: Sea la función booleana 𝐹1 (𝐴, 𝐵, 𝐶 ) = ∑(0,1,3,4,6)
Solución. La tabla de verdad será la siguiente:

A B C 𝐅𝟏 Minitermino Ent. De datos Corresp.

0 0 0 1 𝑚𝑜 𝐼𝑜
0 0 1 1 𝑚1 𝐼1
0 1 0 0 𝑚2 𝐼2
0 1 1 1 𝑚3 𝐼3
1 0 0 1 𝑚4 𝐼4
1 0 1 0 𝑚5 𝐼5
1 1 0 1 𝑚6 𝐼6
1 1 1 0 𝑚7 𝐼7

El valor binario de cada combinación (minitermino) será alambrado a su correspondiente entrada

de datos (literalmente, se alambra su correspondiente valor binario 0 o 1); las variables booleanas
A, B y C serán conectadas, respectivamente, a
𝑆2 , 𝑆1 y 𝑆0
Ejemplo 2: Sea la función booleana 𝐹2 (𝐴, 𝐵, 𝐶 ) = ∑(1,2,4,7)
Solución. La tabla de verdad será la siguiente:

A B C 𝐅𝟐 Minitermino Ent. De datos Corresp.

0 0 0 0 𝑚𝑜 𝐼𝑜
0 0 1 1 𝑚1 𝐼1
0 1 0 1 𝑚2 𝐼2
0 1 1 0 𝑚3 𝐼3
1 0 0 1 𝑚4 𝐼4
1 0 1 0 𝑚5 𝐼5
1 1 0 0 𝑚6 𝐼6
1 1 1 1 𝑚7 𝐼7

Y el circuito será el siguiente

2) Verificar la relación entre la salida y la variable de entrada menos significativa, para

alambrar dicha relación a las entradas de datos.

Ejemplo 3: Sea la función booleana 𝐹3 (𝐴, 𝐵, 𝐶, 𝐷) = ∑(0,1,5,6,7,11,12,14,15)

Solución. La tabla de verdad será la siguiente:
A B C D 𝐅𝟑 Mini termino Ent. De datos Corresp. 𝐅𝟑 = 𝑓(𝐷)
0 0 0 0 1 𝑚𝑜 𝐼𝑜
VCC
0 0 0 1 1 𝑚1 𝐼1
0 0 1 0 0 𝑚2 𝐼2
GND
0 0 1 1 0 𝑚3 𝐼3
0 1 0 0 0 𝑚4 𝐼4
D
0 1 0 1 1 𝑚5 𝐼5
0 1 1 0 1 𝑚6 𝐼6
VCC
0 1 1 1 1 𝑚7 𝐼7
1 0 0 0 0 𝑚8 𝐼8
GND
1 0 0 1 0 𝑚9 𝐼9
1 0 1 0 0 𝑚10 𝐼10
D
1 0 1 1 1 𝑚11 𝐼11
1 1 0 0 1 𝑚12 𝐼12
̅
𝐷
1 1 0 1 0 𝑚13 𝐼13
1 1 1 0 1 𝑚14 𝐼14
VCC
1 1 1 1 1 𝑚15 𝐼15

Explicado más a detalle

Por lo tanto, se tiene la siguiente tabla resumida. Se observa que a pesar de que la función depende
de cuatro variables, pero con este arreglo solo se necesita un multiplexor 8:1 y no una versión 16:1
A B C 𝐅𝟑 Minitermino Ent. De datos Corresp.
0 0 0 1 𝑚𝑜 𝐼𝑜
0 0 1 0 𝑚1 𝐼1
0 1 0 D 𝑚2 𝐼2
0 1 1 1 𝑚3 𝐼3
1 0 0 0 𝑚4 𝐼4
1 0 1 D 𝑚5 𝐼5
1 1 0 ̅
𝑫 𝑚6 𝐼6
1 1 1 1 𝑚7 𝐼7
El circuito resultante sería:

Ejemplo 4: Sea la función booleana 𝐹4 (𝐴, 𝐵, 𝐶, 𝐷) = ∑(1,2,3,7,8,9,11,14)

Solución. La tabla de verdad será la siguiente:

A B C D 𝐅𝟒 Mini termino Ent. De datos Corresp. 𝐅𝟑 = 𝑓(𝐷)

0 0 0 0 0 𝑚𝑜 𝐼𝑜
D
0 0 0 1 1 𝑚1 𝐼1
0 0 1 0 1 𝑚2 𝐼2
1
0 0 1 1 1 𝑚3 𝐼3
0 1 0 0 0 𝑚4 𝐼4
0
0 1 0 1 0 𝑚5 𝐼5
0 1 1 0 0 𝑚6 𝐼6
D
0 1 1 1 1 𝑚7 𝐼7
1 0 0 0 1 𝑚8 𝐼8
1
1 0 0 1 1 𝑚9 𝐼9
1 0 1 0 0 𝑚10 𝐼10
D
1 0 1 1 1 𝑚11 𝐼11
1 1 0 0 0 𝑚12 𝐼12
0
1 1 0 1 0 𝑚13 𝐼13
1 1 1 0 1 𝑚14 𝐼14
D’
1 1 1 1 0 𝑚15 𝐼15
Y el circuito sería

Generación de multiplexores de orden superior

En problemas de diseño de sistemas digitales es común encontrarse con la problemática de necesitar
un multiplexor mayor (por ejemplo, un MUX 8:1), pero en la práctica se cuentan únicamente
multiplexores mas pequeños (por ejemplo, versiones 4:1). Si los multiplexores cuentan con terminal
de habilitación (E), entonces se puede recurrir a un artificio con dicha terminal para seleccionar un
multiplexor de menor tamaño que se encargue de una sección de la tabla de verdad.
Para ejemplificar:

• Si se desea un MUX 8:1, se puede implementar mediante dos MUX 4:1

• Si se desea un MUX 16:1, se puede implementar mediante dos MUX 8:1
• Si se desea un MUX 16:1, se puede implementar mediante cuatro MUX 4:1
En la práctica, la variable de entrada mas significativa se debe alambrar a habilitación de los
multiplexores menores. Si suponemos el caso de dos multiplexores menores para formar un mayor,
la primera mitad de la tabla implica que la variable mas significativa vale cero, entonces, el primer
MUX menor debe estar habilitado y el segundo debe estar inhabilitado; la segunda mitad de la tabla
implica que la variable más significativa vale uno, entonces, el primer MUX menor debe estar
inhabilitado y el segundo debe estar habilitado. Las entradas de datos del primer MUX conforma la
primera mitad de las salidas de la tabla de verdad, mientras que las entradas de datos del segundo
MUX conforma la segunda mitad de las salidas de la tabla de verdad. Las salidas de los multiplexores
menores deben combinarse mediante una compuerta OR.
Para ejemplificar, se tiene el caso de la generación de un MUX 8:1 a partir de dos MUX 4:1

Con el fin de complementar, a continuación, se ofrece el resultado para los ejemplos 1 y 2, empleando
MUX 4:1
Tomado del ejemplo 1: 𝐹1 (𝐴, 𝐵, 𝐶 ) = ∑(0,1,3,4,6)
Tomado del ejemplo 2: 𝐹2 (𝐴, 𝐵, 𝐶 ) = ∑(1,2,4,7)

Decodificadores (demultiplexores)
De manera general un demultiplexor es un dispositivo capaz de separar las señales integradas por un
único canal; para el presente caso, el dispositivo de interés tiene una aplicación similar, pero que no
se ajusta exactamente a tal definición. El mencionado dispositivo, conocido como decodificador, es
un circuito combinacional que convierte información binaria de n líneas de entrada a un máximo de
2n líneas de salida distintas.

De manera muy general el funcionamiento del DEC se resume de la siguiente forma:

Las entradas <AB…n> generarán el código de la salida D que se habilitará. Por ejemplo, si el
código en las entradas es el 001 (1 decimal) entonces se habilitará la salida D1. Las variables de
entrada se conectarán a las entradas de selección.
El circuito decodificador de 2 a 4 líneas (DEC 2:4) se puede generar a partir de un circuito como el
siguiente:
 Salida habilitada en alto Tabla de verdad

E A B 𝐷0 𝐷1 𝐷2 𝐷3
1 X X 0 0 0 0
0 0 0 1 0 0 0
0 0 1 0 1 0 0
0 1 0 0 0 1 0
0 1 1 0 0 0 1

Salida habilitada en bajo Tabla de verdad

E A B 𝐷0 𝐷1 𝐷2 𝐷3
1 X X 1 1 1 1
0 0 0 0 1 1 1
0 0 1 1 0 1 1
0 1 0 1 1 0 1
0 1 1 1 1 1 0

Símbolo salida habilitada en alto Símbolo salida habilitada en bajo

La aplicación principal de los DEC en este contexto es la implementación de funciones booleanas sin
necesidad de realizar cálculos de reducción de funciones. Así las cosas, se discutirán dos métodos
1) DEC con salida habilitada en alto: Cada salida 𝐷𝑖 representa el i-ésimo minitermino, por
lo tanto, aquellos términos en valor alto en la tabla de verdad, su respectiva salida 𝐷𝑖 debe
conectarse a la entrada de una compuerta OR (para generar una forma de suma de productos)
Ejemplo 5: Sea la ya conocida función 𝐹1 (𝐴, 𝐵, 𝐶 ) = ∑(0,1,3,4,6)
Sea la tabla de verdad
A B C 𝐅𝟏 Minitermino Salidas
0 0 0 1 𝑚𝑜 𝐷𝑜
0 0 1 1 𝑚1 𝐷1
0 1 0 0 𝑚2 𝐷2
0 1 1 1 𝑚3 𝐷3
1 0 0 1 𝑚4 𝐷4
1 0 1 0 𝑚5 𝐷5
1 1 0 1 𝑚6 𝐷6
1 1 1 0 𝑚7 𝐷7

Solución: las salidas D0, D1, D3, D4 y D6 servirán como entrada a un arreglo de compuertas OR
para generar la salida F1

Ejemplo 6: Sea la ya conocida función 𝐹2 (𝐴, 𝐵, 𝐶 ) = ∑(1,2,4,7)

A B C 𝐅𝟐 Minitermino Ent. De datos Corresp.

0 0 0 0 𝑚𝑜 𝐷𝑜
0 0 1 1 𝑚1 𝐷1
0 1 0 1 𝑚2 𝐷2
0 1 1 0 𝑚3 𝐷3
1 0 0 1 𝑚4 𝐷4
1 0 1 0 𝑚5 𝐷5
1 1 0 0 𝑚6 𝐷6
1 1 1 1 𝑚7 𝐷7
 2) DEC con salida habilitada en bajo: Cada salida 𝐷𝑖 representa el i-ésimo maxitermino, por
lo tanto, aquellos términos en valor bajo en la tabla de verdad, su respectiva salida 𝐷𝑖 debe
conectarse a la entrada de una compuerta AND (para generar una forma de suma de producto
de sumas)
Ejemplo 7: Sea la ya conocida función 𝐹1 (𝐴, 𝐵, 𝐶 ) = ∑(0,1,3,4,6), la cual equivale a:

𝐹1 (𝐴, 𝐵, 𝐶 ) = ∏(2,5,7)

Sea la tabla de verdad

A B C 𝐅𝟏 Maxitermino Salidas
0 0 0 1 𝑀𝑜 𝐷𝑜
0 0 1 1 𝑀1 𝐷1
0 1 0 0 𝑀2 𝐷2
0 1 1 1 𝑀3 𝐷3
1 0 0 1 𝑀4 𝐷4
1 0 1 0 𝑀5 𝐷5
1 1 0 1 𝑀6 𝐷6
1 1 1 0 𝑀7 𝐷7
Ejemplo 8: Sea la ya conocida función 𝐹2 (𝐴, 𝐵, 𝐶 ) = ∑(1,2,4,7), la cual equivale a:

𝐹1 (𝐴, 𝐵, 𝐶 ) = ∏(0,3,5,6)

A B C 𝐅𝟐 Minitermino Ent. De datos Corresp.

0 0 0 0 𝑚𝑜 𝐷𝑜
0 0 1 1 𝑚1 𝐷1
0 1 0 1 𝑚2 𝐷2
0 1 1 0 𝑚3 𝐷3
1 0 0 1 𝑚4 𝐷4
1 0 1 0 𝑚5 𝐷5
1 1 0 0 𝑚6 𝐷6
1 1 1 1 𝑚7 𝐷7
Ejercicio: Decodificador BCD a 7 segmentos Empleando multiplexores y decodificadores
Tabla de verdad

Tabla para multiplexores

A B C a b c d e f g
0 0 0 D’ 1 1 D’ D’ D’ 0
0 0 1 1 1 D 1 D’ 0 1
0 1 0 D D’ 1 D 0 1 1
0 1 1 1 D 1 D’ D’ D’ D’
1 0 0 1 1 1 D’ D’ 1 1
1 0 1
1 1 0
1 1 1