Universidad Surcolombiana

Ingeniería Electrónica
Electrónica Digital I
PRE-INFORME PRÁCTICA 7
Subgrupo 01_02
IMPLEMENTACIÓN DE UN CONTADOR ASÍNCRONO DE 4 BITS
ASCENDENTE/DESCENDENTE
CON MÓDULO TRUNCADO
Jhojan Edrey Gómez Tao 20212200613
Raúl Andrés Valderrama Alvarado 20211195750
26/05/2023

a) PROBLEMA
En muchas aplicaciones se requiere del uso de contadores.
para operaciones de conteo o división de frecuencia. El circuito que se debe implementar se realizará con Flips
Flops J-K disparables con flanco de bajada y con entradas asíncronas, debe tener la lógica combinacional
necesaria para conteo ascendente/descendente con solo una entrada
de control y conteo con cualquier módulo. El resultado del conteo se debe visualizar en un display.
Los pulsos de reloj se deben entregar por medio de un temporizador astable (generador
de reloj).
El contador debe funcionar de la siguiente manera:

1. Al energizar el sistema se debe visualizar cero o quince según la dirección de

conteo que se elija.
SOLUCIÓN: Para garantizar que se visualice un cero o un quince (según si se quiere un contador ascendente o
descendente) se debe conectar la entrada “Clear” de los “Flip flops” de la siguiente manera:

De esta manera, inicialmente se tendrá un “cero” en la entrada. Ya que, en los primeros instantes en que se
conecta la alimentación. Se debe cargar el capacitor que está conectado a tierra, este proceso sólo tarda unas
fracciones de segundo. Sin embargo, es suficiente para activar la entrada “Clear” y poner todas las salidas en
cero. Luego de que se cargue el capacitor, su voltaje será igual a VCC y se desactiva la entrada “Clear”
2. El circuito debe poder colocarse en cero (reset) o en quince (preset) en cualquier momento dependiendo de la
dirección de conteo.
SOLUCIÓN:
Este requerimiento se logra con una configuración básica para las entradas asíncronas de Reset y Preset. Por
medio de resistencias protectoras conectadas a VCC y un Swicth que de un uno lógico o un cero lógico

3. El generador de reloj debe entregar pulsos cuya frecuencia se pueda variar entre aproximadamente 0.5 a 5 Hz y
realizar conteo ascendente o descendente con módulos 6, 10 y 12.

SOLUCIÓN:
Para esto, se diseña la configuración del temporizador 555 con una resistencia variable (Potenciómetro) que nos
permita variar la resistencia y con ello la frecuencia del astable entre el rango requerido. Calculo:

1 1.44
f= =
T ( RA+2 RB )∗C
Ecuación 1. Astable

Asumiendo un valor de resistencia RA de 15kΩ y un capacitor de 10μC:

De la ecuación podemos despejar RB para hallar su valor:

Para una frecuencia de 1Hz:

1HZ = f1

1.44 1.44
−R 1 −RA
f 1∗C f 1∗C
R 2= =RB= =64500 Ω
2 2
Para una frecuencia de 4Hz:

4Hz = f2

1.44
−RA
f 2∗C
RB= =10500 Ω
2
Teniendo estos valores de resistencia usamos un potenciómetro que varie su resistencia entre esos valores.
Para el conteo ascendente o descendente se usa la lógica adicional necesaria consistente en un MUX de dos
canales con entradas Q y Q’ y un Swicth para ingresar un cero o uno lógico al MUX y que a la salida se tenga Q
para el conteo ascendente y Q’ para el conteo descendente. Dichas salidas del MUX van a un decodificador
manejador de display para su visualización mediante display. Cabe destacar que tanto en el conteo ascendente
como en el descendente las entradas de reloj de los FF que representan los bits de peso 2,4 y 8 se conectan a las
salidas Q del FF anterior y no la salida Q’ así el conteo sea descendente.
Para el truncamiento o variación del módulo natural del contador, se usa lógica adicional consistente en una
compuerta NAND conectada a “Clear” para el conteo ascendente y a “preset” para el conteo descendente. Esto
para módulo. Las entradas de dichas compuertas se deducen del módulo que se quiera y se observan de mejor
manera en la tabla a continuación, donde se evidencia el comportamiento que se quiere del contador para cada
módulo.

4. Cambiar el condensador de la red de temporización del generador de reloj para producir pulsos con frecuencia
de 2.4 kHz.

SOLUCIÓN:
Para obtener esta frecuencia se reutiliza la fórmula anteriormente utilizada y se define la frecuencia necesaria, se
imponen las resistencias que se escogieron anteriormente y se halla el valor del condensador:

Para cambiar la frecuencia a 2.4kHz cambiando el capacitor, de la ecuación (1) despejamos C:

2.4kHz =f3 , y usando una R1 = 10kΩ y R2 = 64500Ω

1.44
C= =100 μC
( R 1+2 R 2 )∗f 3
b) Escribir la tabla lógica de transición de estados para conteo ascendente y descendente con módulo natural
(M=16) designándolas Tablas 1 y 2.
15 1 1 1 1 1
Tabla 1.Conteo ascendente
CK QD QC QB QA CLK
0 0 0 0 0 1
1 0 0 0 1 1
CK QD QC QB QA PR
2 0 0 1 0 1
15 0 0 0 0 1
3 0 0 1 1 1
14 0 0 0 1 1
4 0 1 0 0 1
13 0 0 1 0 1
5 0 1 0 1 1
12 0 0 1 1 1
6 0 1 1 0 1
11 0 1 0 0 1
7 0 1 1 1 1
10 0 1 0 1 1
8 1 0 0 0 1
9 0 1 1 0 1
9 1 0 0 1 1
8 0 1 1 1 1
10 1 0 1 0 1
7 1 0 0 0 1
11 1 0 1 1 1
6 1 0 0 1 1
12 1 1 0 0 1
5 1 0 1 0 1
13 1 1 0 1 1
4 1 0 1 1 1
14 1 1 1 0 1
 3 1 1 0 0 1 0 1 1 1 1 1
2 1 1 0 1 1 Tabla 2.Conteo descendente
1 1 1 1 0 1
c) Diseñar la lógica adicional necesaria para:
a. funcionamiento en conteo ascendente o descendente.

SOLUCIÓN:
La lógica adicional que hemos escogido para esta función consiste en la utilización de MUXs entre las salidas y
las entradas de cada FF. Se escoge este elemento de la lógica combinacional por ser más prácticos, ya que los 4
MUXs necesarios se obtiene en un mismo integrado y su lógica responde a la perfección este requerimiento. Se
conectan las salidas Q de cada flip flop a la entrada A de cada MUX y la salida Q’ a la entrada B de los MUXs. Y
de acuerdo a la señal de entrada que le demos a los MUxs obtendremos a la salida las Q (conteo ascendente) y Q’
(para el conteo descendente)
b. obtener los módulos 6, 10 y 12 en conteo ascendente o descendente designándolas
Tablas 3 a 8 (3 tablas para conteo ascendente y 3 para conteo descendente).

CK QD QC QB QA CLK
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 1 CK QD QC QB QA CLK
3 0 0 1 1 1 0 0 0 0 0 1
4 0 1 0 0 1 1 0 0 0 1 1
5 0 1 0 1 1 2 0 0 1 0 1
6 0 1 1 0 0 3 0 0 1 1 1
Tabla 3.Conteo ascendente MOD 6 4 0 1 0 0 1
5 0 1 0 1 1
6 0 1 1 0 1
CK QD QC QB QA PR 7 0 1 1 1 1
15 0 0 0 0 1 8 1 0 0 0 1
14 0 0 0 1 1 9 1 0 0 1 1
13 0 0 1 0 1 10 1 0 1 0 0
12 0 0 1 1 1 11 1 0 1 1 1
11 0 1 0 0 1 12 1 1 0 0 0
10 0 1 0 1 1 Tabla 5.Conteo ascendente MOD 12
9 0 1 1 0 0
Tabla 4.Conteo descendente MOD 6
CK QD QC QB QA PR
15 0 0 0 0 1
14 0 0 0 1 1
13 0 0 1 0 1
12 0 0 1 1 1
11 0 1 0 0 1
10 0 1 0 1 1
9 0 1 1 0 1
8 0 1 1 1 1 5 1 0 1 0 1
7 1 0 0 0 1 4 1 0 1 1 1
6 1 0 0 1 1 3 1 1 0 0 0
Tabla 6..Conteo descendente MOD 12

CK QD QC QB QA CLK MOD 10
0 0 0 0 0 1 CK QD QC QB QA PR
1 0 0 0 1 1 15 0 0 0 0 1
2 0 0 1 0 1 14 0 0 0 1 1
3 0 0 1 1 1 13 0 0 1 0 1
4 0 1 0 0 1 12 0 0 1 1 1
5 0 1 0 1 1 11 0 1 0 0 1
6 0 1 1 0 1 10 0 1 0 1 1
7 0 1 1 1 1 9 0 1 1 0 1
8 1 0 0 0 1 8 0 1 1 1 1
9 1 0 0 1 1 7 1 0 0 0 1
10 1 0 1 0 0 6 1 0 0 1 1
Tabla 7.Conteo ascendente MOD 10 5 1 0 1 0 0
Tabla 8..Conteo descendente MOD 10

d) Dibujar el diagrama en bloques del circuito.

Conmutación Conmutación
Pulso de reloj
del primer FF de los FF B, C
yD

Elección de Elección del

Visualización Módulo
Conteo

e) Explicar brevemente el funcionamiento de cada etapa.

Pulso de reloj: por medio del temporizador 555 en configuración astable se ingresa una señal con frecuencia
determinada a las entradas del primer FF

Conmutación del primer FF: al tener las entradas J y K de los FF conectados a vcc o uno lógico (modo toggle),
cada vez que tengamos un flanco de bajada la salida conmutará. Dado que los Flip Flops empiezan en cero, el
primer FF cambiará a uno cuando se tenga el primer flanco de bajada en la señal de reloj.
Conmutación de los FF B, C y D: la salida QA está conectada a la entrada CLK del FF B y la salida de este al FF
C así con el D. el funcionamiento de estos es el mismo que el anterior, cada vez que se tenga un falco de bajada
en la entrada de reloj el FF conmutará.

Elección de Conteo: con los pasos anteriores el contador estará funcionando a la perfección. Ahora se realiza una
conexión adicional para elegir si el conteo será descendente o ascendente. Ambas salidas de los Flip Flops Q y Q’
se conectan a los MUX correspondientes y mediante la entrada de selección, se elige si a la salida de los FF se
obtendrá el conteo ascendente (Q) o descendente (Q’).

Visualización: las salidas de los MUX se conectan a las entradas de un decodificador manejador de display 74ls47
y éste a un display de ánodo común para su visualización.

Elección del Módulo: En nuestro circuito dispone de lógica adicional dispuesta para truncar el Módulo del
contador, dicha lógica se encuentra deshabilitada cuando se quiere el módulo natural, si se quiere truncar el
módulo se habilita la lógica correspondiente mediante un Swicth. Dicha lógica se conecta a Clear para el conteo
ascendente y a Preset para el conteo descendente. Esto para que se ponga en ceros o en unos según sea el conteo.
f) Dibujar el circuito lógico completo.

g) Calcular el valor y la potencia de las resistencias protectoras de los LEDS, del generador de reloj y de los
condensadores y aproximarlo al valor comercial más cercano.
Resumir esos resultados en una tabla designándola Tabla 9.

Para las resistencias protectoras de los LEDS:

VCC −VOH −VLED 5 V −0 , 4 V −2 V
R= = =325 Ω
ILED 8 mA
La característica de este integrado con colector abierto y resistencia Pull-up interna nos permite imponer una
corriente de 8mA, necesaria para encender los LEDS
Se escoge una resistencia comercial menor, de 280Ω debido a razones de tolerancia de errores.

Potencia:

2 2
P=I × R=80uA ×280 Ω=18 mW

Adicionalmente se calculó las resistencias de entrada:

Este codificador de la subfamilia 74LS tiene perfiles de corriente iguales a los de las compuertas de la misma
subfamilia que hemos estado utilizando, el cálculo para la resistencia de entrada se realiza en base a su corriente
máxima 20 µA en estado alto:

VCC −VIH 5 v−2 v

R= = =50 KΩ
I OH 40 uA

Resistenci Calculada Valor comercial

a
Rpull-up 50kΩ 47KΩ
RLED 350Ω 280Ω
Tabla 9.Resistencias

Para las resistencias del generador de reloj:

Para una frecuencia de 1Hz:

1HZ = f1

1.44 1.44
−R 1 −RA
f 1∗C f 1∗C
R 2= =RB= =64500 Ω
2 2
Para una frecuencia de 4Hz:

4Hz = f2

1.44
−RA
f 2∗C
RB= =10500 Ω
2

Cálculo de los condensadores:

2.4kHz =f3 , y usando una R1 = 10kΩ y R2 = 64500Ω

1.44
C= =100 μC
( R 1+2 R 2 )∗f 3

h) Para el contador funcionando en conteo descendente con módulo 10, aplicarle pulsos desde el generador de
reloj con f = 2.4 KHz, dibujar un diagrama de temporización que muestre 10 pulsos de reloj como referencia en la
parte superior y debajo de ellos los pulsos de las salidas QA a QD en ese orden. Calcular la frecuencia y el
periodo de esas 5 señales y resumir esos resultados en una tabla designándola Tabla 10.

Ilustración 1.Diagrama de temporización

Ilustración 2.555 timer

 Ilustración 3.Flip Flop J-K

Ilustración 4.MUX

Tabla 10.Ciclos de la salida

i) Explicar en forma breve lo que le sucede a la frecuencia de los pulsos de reloj en las
salidas QA a QD.

Este circuito también se le conoce como divisor de frecuencias. En este sistema binario (2) las salidas de cada
Flip Flop están representando frecuencia de entrada divida entre 2. Así que si se tiene una frecuencia de 2.4Khz
en la entrada de reloj del primer FF en la salida QA se está obteniendo una salida con frecuencia de 1.2Khz
(2.4/2). En la salida QB se está obteniendo una frecuencia de 600Hz, en QC una frecuencia de 300Hz y en la
salida QD se obtiene una salida de 150Hz. En cada salida se obtiene la división entre dos de la frecuencia de
entrada.