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UNIVERSIDAD SIMÓN BOLÍVAR

DECANATO DE ESTUDIOS TECNOLÓGICOS


Departamento de Tecnología Industrial
Laboratorio de Circuitos Digitales TI-2284

Informe
“Conversor Analógico-Digital “

Estudiantes:
Wilfred Suárez #13-03249
Ramses Gárate #14-00505

Profesor:
Alberto Armengol

Camurí Grande, diciembre de 2017


Introducción
Un proceso de conversión analógico-digital es aquel que permite partir de una señal
continua y llegar a otra señal discreta equivalente. De tal forma que, si posteriormente se
aplica el proceso inverso, es posible recuperar la señal continua original a partir de la
señal discreta sin haber sufrido en la transformación ningún tipo de pérdida de
información.
El presente informe describirá el proceso de conversión analógico digital, cuales son los
bloques que lo componen, los métodos de conversión, el diseño de cada uno de ellos y
los problemas encontrados en el proceso de diseño.
1 Proceso de conversión analógico digital
Una conversión analógica-digital (CAD ó ADC) consiste en la trascripción de señales
analógicas en señales digitales, con el propósito de facilitar su procesamiento y hacer
la señal resultante (la digital) más inmune al ruido y otras interferencias a las que son
más sensibles las señales analógicas.

2 Conversor Analógico – Digital


Un convertidor analógico – digital toma un voltaje de entrada analógico y después de
cierto tiempo produce un código de salida digital que representa a la entrada analógica,
es decir, traduce dentro de una banda especifica de valores, señales analógicas a
números cifrados en binarios. Por lo general el proceso de conversión A/D es más
complejo y consume mucho más tiempo que el proceso D/A.
Varios tipos importantes de ADCs utilizan un DAC como parte de sus circuitos. La Figura
1, muestra un diagrama de bloques general para esta clase de ADC. La sincronización
para la operación se proporciona mediante la señal de reloj de entrada. La unidad de
control contiene los circuitos lógicos para generar la secuencia apropiada de operaciones
en respuesta a la señal de inicio, el cual inicia el proceso de conversión. El amplificador
operacional comparador tiene dos entradas analógicas y una salida digital que cambia
de estado, dependiendo de cuál de las entradas analógicas sea mayor.

Figura 1. Diagrama de bloques de un ADC


La operación básica de los ADCs de este tipo consiste en los siguientes pasos:
1. Pulsar señal de inicio inicia la operación.
2. A una velocidad determinada por el reloj, la unidad de control modifica en forma
continua el número binario que se almacena en el registro.
3. El DAC convierte el número binario del registro en un voltaje analógico 𝑉𝐴𝑋 .
4. El Comparador compara 𝑉𝐴𝑋 con la entrada analógica 𝑉𝐴 . Mientras que 𝑉𝐴𝑋 < 𝑉𝐴
la salida del comparador permanecerá en alto. Cuando 𝑉𝐴𝑋 se exceda de 𝑉𝐴 por
cuando menos una cantidad igual a 𝑉𝑡 (voltaje de umbral), la salida del comparador
cambiara a bajo y detendrá el proceso de modificación del número de registro. En
este punto 𝑉𝐴𝑋 será una aproximación cercana a 𝑉𝐴 . El numero digital en el registro,
que viene siendo el equivalente digital de 𝑉𝐴𝑋 es también el equivalente digital
aproximado de 𝑉𝐴 dentro de la resolución y la precisión del sistema.
5. La lógica de Control activa la señal de fin de conversión (EOC) cuando se completa
esta.
3 Bloques del ADC
En esta sección se explicará la composición de los bloques a usar en nuestros ADC.
3.1 Comparador
Como circuito comparador se usara un amplificador operacional, se puede observar en
la figura 4 que nuestro comparador posee en su entrada inversora la salida del DAC y en
su entrada no inversora el voltaje analógico introducido.

Figura 2. Comparador.
3.2 DAC R-2R
Un DAC (conversor digital-analógico) toma un valor representado en código digital (como
binario directo o BCD) y lo convierte en un voltaje o corriente proporcional al valor digital.
Para este proyecto se examinará solamente un circuito convertidor, pero existen una gran
cantidad de circuitos convertidores, así como encapsulados que cumplen dicha función.

Una red R-2R o también llamada escalera de resistencias es un circuito electrónico


formado por resistencias alternando dos valores posibles, donde un valor debe ser el
doble del otro. Una red R-2R permite una forma simple y económica de implementar
un convertidor digital-analógico (DAC), enlazando grupos de resistencias de precisión
alternando los dos valores posibles en una escalera.

Figura 3. Red R-2R


3.3 Latch de 4 bit
Un latch es un circuito electrónico usado para almacenar información en sistemas lógicos
digitales. Un latch puede almacenar un bit de información, asimismo los latches se
pueden agrupar de tal manera que logren almacenar más de 1 bit, para nuestro caso
usaremos un latch quad que es capaz de almacenar hasta cuatro bits, esto es porque
nuestro contador maneja hasta 4 bits de información, en la figura X se visualiza como
quedo nuestra configuración de latch quad.
Figura 4. Latch Quad
3.4 Clock
Para la operación de cada conversor se uso el integrado 555 en su configuración astable
con una frecuencia de trabajo de 10 Hz. Con
1.44
𝑓=
𝐶(2𝑅1 + 𝑅2 )
Los valores obtenidos de condensador y resistencia fueron los siguientes:
𝑅1 = 5.6𝑘Ω 𝑅2 = 3.3𝑘 Ω 𝐶 = 10µ𝐹

Figura 5. Clock de control


3.5 Esquema de control
El circuito de control depende del método de conversión que se va a requerir, este circuito
difiere principalmente en la forma en que modifica de manera continua los números en el
registro. En cualquier caso, la idea básica es la misma, ya que el registro retiene la salida
digital requerida cuando se completa el proceso de conversión.

4 Métodos de conversión Analógico – Digital


4.1 ADC Rampa Digital
Una de las versiones más simples del ADC utiliza un contador binario como registro y
permite que el reloj incremente el contador un intervalo a la vez, hasta que 𝑉𝐴𝑋 ≥ 𝑉𝐴 . A
este ADC se le conoce como ADC de Rampa Digital debido a que la forma de onda en
𝑉𝐴𝑋 es una rampa de intervalo por intervalo (una red escalera). También se le conoce
como ADC tipo contador.
Contiene un contador, un DAC, un comparador analógico, un latch y un circuito de control.
La salida del comparador sirve como la señal de fin de conversión EOC activa en bajo.
Si suponemos que 𝑉𝐴 el voltaje analógico que se va a convertir es positivo, la operación
sería la siguiente:
1. Se aplica un pulso de inicio para restablecer el contador a 0. El nivel alto en inicio
también inhibe los pulsos de reloj para que no pasen a través de la compuerta AND y
hacia el contador.
2. Si todos los bits de entrada son 0, la salida del DAC será 𝑉𝐴𝑋 = 0𝑉
3. Como 𝑉𝐴 > 𝑉𝐴𝑋 la salida del comparador (EOC) estará en ALTO.
4. Cuando inicio regresa a bajo, la compuerta AND se habilita y los pulsos de reloj pasan
hacia el contador.
5. A medida que el contador avanza, la salida 𝑉𝐴𝑋 del DAC se incrementa conforme a la
cuenta como se ilustra en la Figura b.
6. Este proceso continua hasta que 𝑉𝐴𝑋 llega a un valor mayor a 𝑉𝐴 por una cantidad
igual o mayor a 𝑉𝑡 (por lo general de 10 a 100μV). En este punto EOC cambiara a bajo
e inhibirá el flujo de pulsos que van hacia el contador y este dejara de contar.
7. El proceso de conversión esta ahora completo como lo indica la transición de alto a
bajo en EOC y el contenido del contador es la representación digital de 𝑉𝐴 .
8. El contador retendrá el valor digital hasta que el siguiente pulso inicio comience una
nueva conversión.

Figura 6. ADC Rampa digital

4.1.1 Diseño de un ADC Rampa Digital


Para el diseño del ADC rampa digital se implementara los bloques de un ADC expuestos
en la sección 3, los cuales son: un comparador, un DAD R-2R, un Latch Quad y un clock
con una frecuencia de trabajo de 10 Hz. La fase de diseño estará orientada la lógica de
control, un contador BCD y un conversor 7 segmentos de 3 bits.
4.1.1.1 Circuito de control
El circuito de control se encarga de controlar la habilitación de los registros y el contador,
este circuito va a estar gobernado por la salida del comparador que estará mandando
constantemente un alto o un bajo dependiendo de la diferencia de potencial que se
encuentre entre sus terminales. Cuando la salida del comparador sea cero o uno el
contador se ira moviendo entre estados lógicos, se enviará un alto cuando su entrada
inversora sea menor que la entrada no inversora y enviara un bajo cuando las diferencias
de potencial sean iguales o cuando su entrada inversora sea mayor a la no inversora.
4.1.1.2 Diagrama de estados
El diagrama de estados muestra la progresión de estados por los que el contador va a
avanzar cuando se aplique la señal de reloj. El primer estado lógico será A el registro de
3 bit, el estado B será el contador y el estado C será el registro de 4 bit, en la figura 1 se
muestra el diagrama de estados que va a seguir nuestro contador síncrono. Las flechas
indican los movimientos entre los estados del contador que va a depender de la entrada
de control (La salida del comparador).
.
ABC
0
000
0
1
011 1
0
0
111
1 0 001
100 0
0
0
1

Figura 7. Diagrama de estados del circuito de control.


Las condiciones de operación son las siguientes:
 El contador se reinicia en 0 y cuenta con 1.
 Los registros leen con 1 y guardan con 0.
Cuando se inicia el conversor el circuito de control empieza en el estado 000 indicando
que el voltaje entre los terminales del comparador son iguales, cuando se aumenta el
valor del voltaje analógico la entrada no inversora será mayor que la inversora,
provocando que en la salida del comparador se tenga un alto, entonces pasa al siguiente
estado 111, donde se inicia el contador y se activan los registros, si la entrada de control
sigue enviando un alto significa que el voltaje en el terminal inversor es menor que el
voltaje del terminal no inversor, cuando el voltaje del terminar inversor supera al del
terminal no inversor la entrada de control enviara un bajo ocasionando que se pase al
siguiente estado 100, la lógica de control manda al registro de 4bit a guardar el dato,
reinicia el contador y el registro de 3 bit se queda leyendo, luego cuando la entrada es un
alto pasa al estado 001 el dato guardado en el registro de 4 bit lee y el registro de 3 bit
guarda el dato, mientras el contador sigua alto pasa al siguiente estado 011 donde manda
a contar nuevamente al contador, el registro de 4 bit esta el valor que manda el contador
y el registro de 3 bits muestra por el display 7 segmentos el dato, cuando la entrada es
bajo regresa nuevamente al estado 100, y el registro de 4 bit guarda el dato, el de 3 bit lo
lee y se reinicia el contador.

4.1.1.3 Tabla de estado siguiente


Una vez que se define el circuito secuencial mediante un diagrama de estados, el
segundo paso consiste en obtener una tabla del estado siguiente, que enumera cada
estado del contador (estado actual) junto con el correspondiente estado siguiente. La
tabla del estado siguiente se obtiene a partir del diagrama de estados, y se muestra en
la Tabla 1. El contador posee una entrada de control que indica cual será el estado
siguiente del contador.
Estado siguiente
Estado actual Y=1 (UP) Y=0 (DOWN)
𝑄2 𝑄1 𝑄0 𝑄2 𝑄1 𝑄0 𝑄2 𝑄1 𝑄0
0 0 0 1 1 1 x x x
0 0 1 0 1 1 x x x
0 1 0 x x x x x x
0 1 1 x x x 1 0 0
1 0 0 0 0 1 x x x
1 0 1 x x x x x x
1 1 0 x x x x x x
1 1 1 1 1 1 1 0 0
Tabla 1. Secuencia de la lógica de control.
4.1.1.4 Tabla de excitación de los flip-flops
En la tabla de excitación se enumeran todas las posibles transiciones de salida,
mostrando cómo evoluciona la salida Q del flip-flop al pasar de los estados actuales a los
estados siguientes. 𝑸𝒏 es el estado presente en el flip-flop (antes de un impulso de reloj)
y 𝑸𝒏+𝟏 es el estado siguiente (después de un impulso de reloj). Para cada transición de
salida, se indican las entradas J y K que dan lugar a la transición. Las “X” indican
condiciones indiferentes (la entrada puede ser un 1 o un 0).
Transiciones Entradas
de salida del flip-flop
𝑸𝒏 𝑸𝒏+𝟏 𝑱 𝑲
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
Tabla 2. Tabla de excitación para un flip-flop J-K

4.1.1.5 Entradas de los biestables


Luego de obtener la tabla de excitación del flip-flop se halla la lógica a conectar en sus
entradas para que el contador vaya cambiando de estado. Debido a que se usaran 3 bit
se requiere utilizar entonces 3 biestables JK. Esto se puede ver a continuación en la tabla
3:

Estado Estado Entradas a los biestables


actual siguiente
𝑄2 𝑄1 𝑄0 Y 𝑄2 𝑄1 𝑄0 𝐽2 𝐾2 𝐽1 𝐾1 𝐽0 𝐾0
0 0 0 0 0 x x x X X X X X X
1 0 0 0 1 1 1 1 1 X 1 X 1 X
2 0 0 1 0 x x x X X X X X x
3 0 0 1 1 0 1 1 0 X 1 X X 0
4 0 1 0 0 x x x X X X X X x
5 0 1 0 1 x x x X X X X x x
6 0 1 1 0 1 0 0 1 X X 1 X 1
7 0 1 1 1 x x x x X X X x x
8 1 0 0 0 x x x X X X X x x
9 1 0 0 1 0 0 1 X 1 0 X 1 X
10 1 0 1 0 x x x X X X X x x
11 1 0 1 1 x x x X X X X x x
12 1 1 0 0 x x x X X X X x x
13 1 1 0 1 x x x X X X X x x
14 1 1 1 0 1 0 0 X 0 X 1 X 1
15 1 1 1 1 1 1 1 X 0 X 0 X 0
Tabla 3. Tabla de excitación de los biestables JK del circuito de control.

4.1.1.6 Diagrama de Karnaugh


Los diagramas de Karnaugh se utilizaron para determinar la lógica requerida para las
entradas J y K de cada flip-flop del contador.
Figura 8. Mapas de Karnaugh.

4.1.1.7 Ecuaciones lógicas para las entradas de los flip-flops

A partir de los mapas de Karnaugh de la Figura 8 se obtienen las siguientes ecuaciones


para las entradas J y K de cada flip-flop:

𝐽2 = 𝑄0′ + 𝑌′ 𝐾2 = 𝑄1 ′
𝐽1 = 𝑄1 ′ 𝐾1 = 𝑌′
𝐽0 = 1 𝐾0 = 𝑌′

4.1.1.8 Implementación del circuito de control

Se implementó la lógica combinacional a partir de las ecuaciones de las entradas J y K,


y se conectó los flip-flops para conseguir el circuito de control deseado.
Figura 9. Diagrama del circuito de control.

4.1.2.1 Diseño de contador BCD


Para el ADC Rampa Digital se implementó el diseño de un contador BCD.

4.1.2.2 Diagrama de estados


En el diagrama de estados se muestra la progresión de estados por los que el contador
BCD síncrono ascendente va a avanzar cuando se aplique la señal de reloj, en la figura
10 se muestra la secuencia a seguir.

0000
1001 0001

1000 0010

0111 0011

0110 0100
0101

Figura 10. Diagrama de estados para un contador BCD ascendente.


4.1.2.3 Tabla del estado siguiente
La tabla del estado siguiente se obtiene a partir del diagrama de estados, y se muestra
en la Tabla 1 para el contador BCD síncrono ascendente.
Estado actual Estado siguiente
𝑄3 𝑄2 𝑄1 𝑄0 𝑄3 𝑄2 𝑄1 𝑄0
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 0 0 0 0
Tabla 4. Secuencia del contador síncrono BCD.
4.1.2.4 Diagrama de Karnaugh
Los diagramas de Karnaugh se utilizaron para determinar la lógica requerida para las
entradas J y K de cada flip-flop del contador.
Figura 11. Mapas de Karnaugh
4.1.2.5 Expresiones lógicas para las entradas de los flip-flops

A partir de los mapas de Karnaugh de la Figura 2 se obtienen las siguientes ecuaciones


para las entradas J y K de cada flip-flop:

𝐽3 = 𝑄2 𝑄1 𝑄0 𝐽2 = 𝑄1 𝑄0
𝐽1 = 𝑄3 ′𝑄0 𝐽0 = 1
𝐾3 = 𝑄0 𝐾2 = 𝑄1 𝑄0
𝐾1 = 𝑄0 𝐾0 = 1

4.1.2.6 Implementación del contador síncrono BCD ascendente

Se implementó la lógica combinacional a partir de las ecuaciones de las entradas J y K,


y se conectó los flip-flops para conseguir un contador BCD ascendente de 0 a 9.
Figura 12. Diagrama del contador BCD síncrono ascendente de 0 a 9.
4.1.3.1 Conversor para el 7 segmento
Con la finalidad de que nuestro ADC fuera más rápido, se calibro nuestro DAC para que
llegara al voltaje máximo deseado 5v con apenas 3 bit colocando el MSB en 0, a que
nunca se llega a 8 u 9. A continuación, se muestra los valores de los voltajes analógicos
y su valor lógico cuando el conversor alcanza ese voltaje.
Voltaje Analogico A B C
0V 0 0 0
1V 0 1 0
2V 0 1 1
3V 1 0 0
4V 1 1 0
5V 1 1 1
Tabla 5. Calibracion de voltaje.

Debido a que el conversor diseñado llega a su voltaje máximo con tan solo 3 bits y los
valores de los voltajes analógicos no corresponden con su conversión binaria, se realizó
un conversor para el 7segmentos que cumpla con los requerimientos necesarios. Este
circuito combinacional estará acompañado de un latch de 3 bit que almacenará el valor a
mostrar en el display 7 segmentos.
4.1.3.2 Tabla de la verdad
Conociendo ya la ponderación de los voltajes analógicos y su estado lógico, se procede
a realizar la tabla de la verdad.
Tabla de la verdad
A 𝐵 𝐶 a b c
0 0 0 0 0 0 0
1 0 0 1 0 0 0
2 0 1 0 0 0 1
3 0 1 1 0 1 0
4 1 0 0 0 1 1
5 1 0 1 0 1 1
6 1 1 0 1 0 0
7 1 1 1 1 0 1
Tabla 6. Tabla de la verdad del circuito a diseñar
4.1.3.3 Mapas de Karnaugh
Se determina ahora el mapa de karnaugh asociado a cada una de las salidas
correspondientes con base en la tabla de la verdad de la figura

Figura 12. Mapas de karnaugh


A partir de los mapas de Karnaugh de la Figura 12 se obtienen las siguientes ecuaciones
para las entradas J y K de cada flip-flop:

𝑎 = 𝐴𝐵 𝑏 = 𝐴𝐵′ + 𝐴′𝐵𝐶 𝑐 = 𝐴𝐵 ′ + 𝐴𝐶 + 𝐴′𝐵𝐶′

Luego de obtener mediante los mapa de karnaugh las ecuaciones lógicas se implementó
la lógica combinacional para conseguir el conversor requerido y se le coloco el latch de 3
bit.
Figura 13. Conversor BCD 7 Segmentos de 3 bit con Latch
4.2 ADC de aproximación sucesivas
El convertidor analógico-digital denominado convertidor de aproximaciones sucesivas
(SAR ADC), es aquel que implementa una arquitectura compuesta por tres bloques: un
convertidor digital-analógico (DAC), un comparador y una lógica de control (SAR). Y que
basa su funcionamiento en un proceso iterativo, mediante el cual, va probando diferentes
códigos digitales hasta encontrar el que se corresponde con la señal analógica de
entrada. El arreglo básico se muestra en la figura 14, el SAR no utiliza un contador para
proporcionar la entrada del bloque del DAC, sino que utiliza un registro.
Figura 14. ADC por aproximación sucesivas.
La lógica de Control modifica el contenido del registro bit por bit, hasta que los datos del
registro sean el equivalente digital de la entrada analógica dentro de la resolución del
convertidor. La lógica de operación se da mediante el diagrama de flujo de la figura 15b.
Para explicar este convertidor haremos un ejemplo mostrado en la figura 15a, donde el
tamaño del escalón sea de 1V, el número de bits del ADC sea de 4 bits y el voltaje de
entrada analógico 𝑉𝐴 =10.4V . La operación comienza cuando la lógica de control borra
a todos los bits de registro para dejarlos en 0, de manera que 𝑄3 𝑄2 𝑄1 𝑄0 = 0
expresaremos esto como [𝑄] = 0000 . Esto hace que 𝑉𝐴𝑋 = 0 como se indica en el
tiempo 𝑡0 en el diagrama de sincronización de la figura 15b. Cuando 𝑉𝐴𝑋 < 𝑉𝐴, la salida
del comparador esta en alto.

Figura 15. ADC de aproximaciones sucesivas de 4 bits


En el siguiente intervalo (tiempo 𝑡1 ) la lógica de control establece el MSB del registro en
1, de manera que [𝑄] = 0000. Esto produce un 𝑉𝐴𝑋 = 8𝑉. Como 𝑉𝐴𝑋 < 𝑉𝐴 , la salida COMP
aún se encuentra en alto. Este nivel alto indica a la lógica de control que el ajuste del
MSB no hizo que 𝑉𝐴𝑋 se excediera de 𝑉𝐴 , por lo cual el MSB se mantiene en 1.
Ahora la lógica de control procede con el siguiente bit inferior, 𝑄2 al que establece en 1
para producir [𝑄] = 1100 y 𝑉𝐴𝑋 = 12𝑉 en el tiempo 𝑡2 . Como 𝑉𝐴𝑋 > 𝑉𝐴 , la salida COMP
cambia a bajo. Este nivel bajo indica a la lógica de control que el valor de 𝑉𝐴𝑋 es
demasiado grande, por lo que la lógica de control procede a borrar 𝑄2 de vuelta a 0 en 𝑡3 .
Por lo tanto, en 𝑡3 el contenido del registro se regresa a 1000 y 𝑉𝐴𝑋 se regresa a 8𝑉
El siguiente intervalo ocurre en 𝑡4 , en donde la lógica de control establece el siguiente bit
inferior 𝑄1, de manera que [𝑄] = 1010 y 𝑉𝐴𝑋 = 10𝑉. Cuando 𝑉𝐴𝑋 < 𝑉𝐴 , COMP está en alto
e indica a la lógica de control que mantenga a 𝑄1 en 1.
El intervalo final ocurre en 𝑡5 , en donde la lógica de control establece el siguiente bit
inferior 𝑄0 , de manera que [𝑄] = 1010 y 𝑉𝐴𝑋 = 11𝑉. Como 𝑉𝐴𝑋 > 𝑉𝐴 , la salida del COMP
cambia a bajo para indicar que 𝑉𝐴𝑋 es demasiado grande y la lógica de control borra a 𝑄0
de vuelta a 0 en 𝑡6 .
En este punto se han procesado todos los bits del registro, la conversión está completa
y la lógica de control activa su salida EOC para indicar que el equivalente digital de 𝑉𝐴 se
encuentra ahora en el registro. Para este ejemplo, la salida digital para 𝑉𝐴 = 10.4𝑉 es
[𝑄] = 1010. Observe que en realidad 1010 es equivalente a 10𝑉,que es un valor menor
que la entrada analógica; ésta es una característica del método de aproximaciones
sucesivas. Recuerde que en el método de la rampa digital, la salida digital siempre era
equivalente a un voltaje que se encontraba en el intervalo por encima de 𝑉𝐴 .

4.2.1 Diseño del Circuito de control


El circuito de control será un contador síncrono que comenzara en 0v, después el
controlador va a colocar el bit mas significativo en 1 haciendo que el voltaje de salida del
DAC sea 8v y así sucesivamente hasta obtener el voltaje deseado. Hay que destacar que
este ADC estará comprendido entre 0-5v. Para este conversor se usaran los bloques de
ADC mencionados en el apartado 3, los mismos son: un comparador, un DAC R-2R, un
Latch de 4 bit y el clock con una frecuencia de trabajo 10Hz.
4.2.2 Diagrama de estados
El diagrama de estados muestra la progresión de estados por los que el controlador va a
avanzar cuando se aplique la señal de reloj. El primer estado lógico será A y representara
el bit mas significativo y el ultimo estado lógico D representara el bit menos significativo,
en la figura 16 se muestra el diagrama de estados que va a seguir nuestro contador
síncrono. Las flechas indican los movimientos entre los estados del contador que va a
depender de la entrada de control (La salida del comparador).
. ABCD
D0 0
1 0000

1000
0
0 1
0011
10 0
0010
0100 0 1
1
1 0 0110
1 0
0001
0101
0 0
0
0 0111
0

Figura 16. Diagrama de estados para el circuito de control.

1. Entradas de los biestables


Luego de conocer el diagrama de estados y conociendo la tabla de excitación del flip-flop
JK expuesta en el apartado 4.1.5, se halla la lógica a conectar en sus entradas para que
el contador vaya cambiando de estado. Debido a que se usaran 4 bit se requiere utilizar
entonces 4 biestables JK. Esto se puede ver a continuación en la tabla 6:
Estado actual Estado Estado actual
siguiente
𝑄3 𝑄2 𝑄1 𝑄0 Y 𝑄3 𝑄2 𝑄1 𝑄0 𝐽3 𝐾3 𝐽2 𝐾2 𝐽1 𝐾1 𝐽0 𝐾0
0 0 0 0 0 0 0 0 0 0 0 X 0 X 0 X 0 X
1 0 0 0 0 1 1 0 0 0 1 X 0 X 0 X 0 X
2 0 0 0 1 0 X X X X X X X X X X X X
3 0 0 0 1 1 0 0 0 1 0 X 0 X 0 X X 0
4 0 0 1 0 0 0 0 0 1 0 X 0 X X 1 1 X
5 0 0 1 0 1 0 0 1 1 0 X 0 X X 0 1 X
6 0 0 1 1 0 0 1 1 0 0 X 1 X X 0 X 1
7 0 0 1 1 1 0 0 1 1 0 X 0 X X 0 X 0
8 0 1 0 0 0 0 0 1 0 0 X X 1 1 X 0 X
9 0 1 0 0 1 0 1 0 1 0 X X 0 0 X 1 X
10 0 1 0 1 0 0 1 1 1 0 X X 0 1 X X 0
11 0 1 0 1 1 0 1 0 1 0 X X 0 0 X X 0
12 0 1 1 0 0 0 1 1 0 0 X X 0 X 0 0 X
13 0 1 1 0 1 X X X X X X X X X X X X
14 0 1 1 1 0 0 1 1 1 0 X X 0 X 0 X 0
15 0 1 1 1 1 X X X X X X X X X X X X
16 1 0 0 0 0 0 1 0 0 X 1 1 X 0 X 0 X
Tabla 6. Entrada a los biestables.
4.2.3 Mapa de Karnaugh
Los diagramas de Karnaugh se utilizaron para determinar la lógica requerida para las
entradas J y K de cada flip-flop del contador.
Figura 17. Mapas de Karnaugh

A partir de los mapas de Karnaugh de la Figura 17 se obtienen las siguientes ecuaciones


para las entradas J y K de cada flip-flop:

𝐽3 = 𝑄2 ′𝑄1 ′𝑄0 ′ 𝑌 𝐽2 = 𝑄3 + 𝑄0 𝑌′
𝐽1 = 𝑄2 𝑌 ′ 𝐽0 = 𝑄2 𝑌 + 𝑄2 ′ 𝑄1
𝐾3 = 1 𝐾2 = 𝑄1 ′𝑄0 ′𝑌′
𝐾1 = 𝑄2 ′𝑄0 ′𝑌′ 𝐾0 = 𝑄2 ′𝑌′

4.2.4 Implementación del circuito de control


Se implementó la lógica combinacional a partir de las ecuaciones de las entradas J y K,
y se conectó los flip-flops para conseguir el circuito controlador de nuestro ADC por
aproximaciones sucesivas.
Figura 18. Circuito de control

4.2.5 Conversor de 7 segmentos


Debido a que el conversor diseñado llega a su voltaje máximo con tan solo 3 bits y que
existen posibles combinaciones que no corresponden con su conversión binaria, se
realizó un conversor para el 7segmentos que cumpla con los requerimientos necesarios.
Este circuito combinacional estará acompañado de un latch de 3 bit que almacenará el
valor a mostrar en el display 7 segmentos.
4.2.6 Tabla de la verdad
Conociendo ya la ponderación de los voltajes analógicos y su estado logico, se procede
a realizar la tabla de la verdad.
Tabla de la verdad
A 𝐵 𝐶 a b c
0 0 0 0 0 0 0
1 0 0 1 0 0 1
2 0 1 0 0 1 0
3 0 1 1 0 1 1
4 1 0 0 1 0 0
5 1 0 1 1 0 1
6 1 1 0 0 1 0
7 1 1 1 1 0 0
Tabla 7. Tabla de la verdad del circuito a diseñar
4.2.7 Mapa de Karnaugh
Se determina ahora el mapa de karnaugh asociado a cada una de las salidas
correspondientes con base en la tabla de la verdad de la figura.

Figura 19. Mapa de Karnaugh


A partir de los mapas de Karnaugh de la Figura 18 se obtienen las siguientes ecuaciones
para las entradas J y K de cada flip-flop:

𝑎 = 𝐴𝐵 ′ + 𝐴𝐶 𝑏 = 𝐵𝐶′ + 𝐴′𝐵 𝑐 = 𝐵′𝐶 + 𝐴′𝐶

Luego de obtener mediante los mapa de karnaugh las ecuaciones lógicas se implementó
la lógica combinacional para conseguir el conversor requerido y se le coloco el latch de 3
bit.
Figura 20. Conversor BCD 7 segmentos de 3 bits
5 Problemas encontrados
Al momento de realizar ambos conversores se presentador una serie de inconvenientes,
los mismos fueron los siguientes:
 Calibración del DAC R-2R: Para ambos casos al momento de calibrar el DAC se
necesitó colocar a su salida una serie de OPAM en su configuración inversor ya
que con 4 bit el voltaje máximo que daba el conversor era 4 bit, al colocar los
OPAM se aumentó a un voltaje máximo de 15v, poco a poco se fue consiguiendo
el valor binario de cada uno de los voltajes analógicos de 0-5v
 Circuito de control: Al tener pocos conocimientos en lógica secuencial se
presentaron muchos inconvenientes, más que todo con el diagrama de estado ya
que no se lograba un buen planteamiento, luego de plantearlo bien se pudo
continuar sin ningún inconveniente con el diseño pensado.
 Conversor de BCD de 3 bits a 7 segmentos: Como se implementó para cada
conversor un voltaje analógico de 0-5v y se calibro el DAC para que nuestros 5v
usaran solo 3 bit, se vio la necesidad de diseñar un circuito combinacional que
permitiera la visualización de los valores binarios calculados, poniendo el MSB en
0 logico.
CONCLUSIÓN
Al finalizar este proyecto se pudo comprender la importancia que cumple el proceso de
conversión analógico-digital y digital-analógico. Con este proyecto se pudo evidenciar
que el principal problema en el diseño de los ADC y DAC es la calibración de los mismos,
ya que de esto depende el buen funcionamiento del conversor a diseñar, de igual forma
se pudo entender el funcionamiento de cada uno de los métodos de conversión analógico
digital mencionados y el diseño de cada uno de los circuitos de control.