Documentos de Académico
Documentos de Profesional
Documentos de Cultura
TAREA 02.
“CONCEPTOS DE VHDL”
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
La biblioteca IEEE y los paquetes STD_LOGIC son comunes en la mayoría de los diseños VHDL.
2. Entidad (Entity): La entidad describe la interfaz de alto nivel de un componente digital. Define los
puertos de entrada y salida y, a menudo, incluye información sobre el tipo de datos que se espera en
esos puertos. Aquí se establece la firma del componente. Por ejemplo:
entity MiComponente is
Port (
entrada1 : in STD_LOGIC;
entrada2 : in STD_LOGIC;
salida : out STD_LOGIC
);
end MiComponente;
Complementación:
• En este estilo, el diseño se describe en función de cómo los datos fluyen de las
entradas a las salidas a través de operaciones lógicas y aritméticas.
• Se centra en la representación de las relaciones entre las señales y cómo cambian en
respuesta a las entradas.
• Los componentes se modelan como combinacionales puros, y las asignaciones se
utilizan para conectar señales y describir las operaciones lógicas.
• A menudo se utiliza para describir circuitos combinacionales simples y su
funcionamiento se asemeja a una red de compuertas lógicas interconectadas.
Complementación:
▪ Estos estilos se utilizan para describir el comportamiento de un sistema desde un
nivel más abstracto y funcional.
▪ El estilo algorítmico se enfoca en describir el sistema a través de algoritmos y
operaciones matemáticas. Se utiliza para programar circuitos combinacionales.
▪ El estilo funcional se utiliza para describir el comportamiento de circuitos
secuenciales y se centra en cómo evoluciona el sistema con el tiempo.
▪ El estilo behidder o comportamental se enfoca en el comportamiento de alto nivel
sin preocuparse por la implementación detallada.
▪ Estos estilos a menudo implican la declaración de procesos que definen cómo se
comporta el sistema en función de las entradas y las condiciones de tiempo.
3. Estructural, Jerárquico:
Su característica principal es que está compuesto por uno o más bloques jerárquicos. Al menos
uno de los bloques es de menor jerarquía que el otro. Al menos debe tener 2 bloques.
Complementación:
Referencias
❖ Navabi, Z. (2016). VHDL: Analysis and Modeling of Digital Systems (2nd ed., pp. 1-300).
McGraw-Hill Education.
❖ Pedroni, V. (2008). Circuit Design with VHDL (pp. 10-250). MIT Press.
❖ Roth, C. H., & Kinney, L. D. (2015). Fundamentals of Logic Design (7th ed., pp. 50-400).
Cengage Learning.
❖ Ashenden, P. J. (2016). Digital Design: An Embedded Systems Approach Using VHDL (2nd
ed., pp. 30-350). Morgan Kaufmann.
❖ Bhasker, J. (2010). A VHDL Primer (3rd ed., pp. 20-200). Prentice Hall.
❖ Introducción al lenguaje VHDL. (s. f.). https://www.apuntesdeelectronica.com/diseno-
simulacion/introduccion-al-lenguaje-vhdl.htm#:~:text=-
%20Estructura%20b%C3%A1sica%20del%20lenguaje%20VHDL%20-
%20Objetos,Tipos%20de%20datos%20para%20el%20modelado%20de%20buses.
https://es.wikibooks.org/wiki/Programaci%C3%B3n_en_VHDL/Arquitectura