Circuitos Digitales 2

Máquinas De Estado Ejercicio (Morris Mano)

Esteban Florido Vega

6.16. El enlace USB (Universal Serial Bus) requiere un circuito que produzca la secuencia
00000001. Debe diseñar un circuito secuencial síncrono que comience produciendo esta
secuencia para la entrada E=1. Una vez que se comience la secuencia se debe completar. Si
E=1 durante la última salida de la secuencia, se repite la secuencia. Si no, si E=0, la salida
permanece constante a 1.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura1. Maquina De Estados Para El Ejercicio 6.16

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Esteban Florido Vega

b) Encuentre la tabla de estados y realice una asignación de estados.

ENTRADAS SALIDAS
ESTADO PRESENTE E S ESTADO FUTURO
S1 0 1 S1
1 0 S2
S2 0 0 S3
1 0 S3
S3 0 0 S4
1 0 S4
S4 0 0 S5
1 0 S5
S5 0 0 S6
1 0 S6
S6 0 0 S7
1 0 S7
S7 0 0 S8
1 0 S8
S8 0 1 S1
1 1 S1

Tabla 1 Descripción del diagrama de estados para la secuencia (00000001).

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Esteban Florido Vega

La entrada habilitadora se describe como E (enable) y S (salida) será la variable que me

generara la secuencia.

c) Diseñe el circuito usando flip-flop D y las puertas lógicas necesarias.

 Inicialmente realizamos una tabla de transición para los flip-flops tipo D

ENTRADAS SALIDAS
ESTADO PRESENTE ESTADO FUTUR0
Q2 Q1 Q0 E S D2 D1 D0
(S1) 0 0 0 0 1 (S1) 0 0 0
1 0 (S2) 0 0 1
(S2) 0 0 1 0 0 (S3) 0 1 0
1 0 (S3) 0 1 0
(S3) 0 1 0 0 0 (S4) 0 1 1
1 0 (S4) 0 1 1
(S4) 0 1 1 0 0 (S5) 1 0 0
1 0 (S5) 1 0 0
(S5) 1 0 0 0 0 (S6) 1 0 1
1 0 (S6) 1 0 1
(S6) 1 0 1 0 0 (S7) 1 1 0
1 0 (S7) 1 1 0
(S7) 1 1 0 0 0 (S8) 1 1 1
1 0 (S8) 1 1 1
(S8) 1 1 1 0 1 (S1) 0 0 0
1 1 (S1) 0 0 0

Tabla.2. Descripción de entradas y salidas para los flip-flop tipo D

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 Ahora procedemos a realizar la respectiva reducción por el método de mapas de

karnaugh.

Reducción para S
E Q2 00 01 11 10

Q1 q0
00 1 0 0 0
01 0 0 1 0
11 0 0 1 0
10 0 0 0 0
S= Q0´Q1'Q2E´ Q0Q1Q2

Reducción para D0
E Q2 00 01 11 10

Q1 Q0
00 0 0 0 1
01 1 0 0 1
11 1 0 0 1
10 1 0 0 1
D0 = Q0´Q1´Q2 +Q0´E´ + Q0´Q1
Reducción para D1
E Q2 00 01 11 10
Reducción para D2
Q1 Q0 E Q2 00 01 11 10
00 0 1 0 1
0 Q1 1Q0 0 1
01
001 0 0 1 0
11 0 0 1
011 1 1 0 1
10 0 0 1
11 1 1 0 1
D1=Q0´Q1 +Q0'q1
10 0 0 1 0
D2=Q1´Q2 +Q0´Q2+Q0q1q2´
 Posteriormente procedemos a realizar la implementación en un software que nos
permita hacer la representación de nuestras máquinas de estados.(QUARTUS)
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6-17. Repita el Problema 6-16 para la secuencia “01111110”

que se utiliza en un determinado protocolo de comunicaciones
de red.

a) Dibuje El Diagrama De Estados De Moore Para El Circuito.

Figura2. Máquina De Estados Para El Ejercicio 6.17

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b) Encuentre la tabla de estados y realice una asignación de estados.

ENTRADAS SALIDAS
ESTADO PRESENTE E S ESTADO FUTURO
S1 0 1 S1
1 0 S2
S2 0 1 S3
1 1 S3
S3 0 1 S4
1 1 S4
S4 0 1 S5
1 1 S5
S5 0 1 S6
1 1 S6
S6 0 1 S7
1 1 S7
S7 0 1 S8
1 1 S8
S8 0 0 S1
1 0 S1
Tabla 3 Descripción del diagrama de estados para la secuencia.
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Esteban Florido Vega

La entrada habilitadora se describe como E (enable) y S (salida) será la variable que me

generara la secuencia.
c) Diseñe el circuito usando flip-flop D y las puertas lógicas necesarias.

ENTRADAS SALIDAS
ESTADO PRESENTE ESTADO FUTUR0
Q2 Q1 Q0 E S D2 D1 D0
(S1) 0 0 0 0 1 (S1) 0 0 0
1 0 (S2) 0 0 1
(S2) 0 0 1 0 1 (S3) 0 1 0
1 1 (S3) 0 1 0
(S3) 0 1 0 0 1 (S4) 0 1 1
1 1 (S4) 0 1 1
(S4) 0 1 1 0 1 (S5) 1 0 0
1 1 (S5) 1 0 0
(S5) 1 0 0 0 1 (S6) 1 0 1
1 1 (S6) 1 0 1
(S6) 1 0 1 0 1 (S7) 1 1 0
1 1 (S7) 1 1 0
(S7) 1 1 0 0 1 (S8) 1 1 1
1 1 (S8) 1 1 1
(S8) 1 1 1 0 0 (S1) 0 0 0
1 0 (S1) 0 0 0

Tabla.4. Descripción de entradas y salidas para los flip-flop tipo D

 Ahora procedemos a realizar la respectiva reducción por el método de mapas de

karnaugh. Reducción para S
E Q2
00 01 11 10
Q1 Q0
00 1 1 1 1
01 1 1 0 1
11 1 1 0 1
10 0 1 1 1
S= E´Q2´ + Q1´Q2+Q0q2´+Q0´Q1
 Reducción para D0
01 11 10
E Q2
00
Reducción para D2
Q1 Q0
E Q2 00 1
01 11 10
00 0 0 0
01 1 0 0 1
Q1 Q0
11 1 0 0 1
00 0 0 1 0
10 1 0 0 1
01 1 1 0 1
D0 = Q0´Q1´Q2 +Q0´E + Q0´Q1
1 1
Reducción 11 0 1
para D1
10
01 11
0
10
0 1 0  Po
E Q2 D2=Q1´Q2 +Q0´Q2+Q0Q1Q2´
s teriormente
00
Q1 Q0 procedemos a realizar la
00 0 1 0 1 implementación en un software
01 0 1 0 1 que nos permita hacer la
11 0 1 0 1 representación de nuestras
10 0 1 0 1 máquinas de estados.
D1=Q0´Q1 +Q0Q1´ (QUARTUS)
618. La secuencia del problema 6-17 es un flag empleado en las comunicaciones de red y
representa el principio de un mensaje. Este flag ha de ser único. Por consiguiente, deben
aparecer menos de cinco 1 en cualquier otro lugar dentro del mensaje. Puesto que esto no es
realista en mensajes normales, se recurre a un truco denominado inserción de ceros.
El mensaje normal, que puede contener secuencias de más de cinco 1s, se introduce en la
entrada X de un circuito secuencial de inserción de 0s. El circuito tiene dos salidas Z y S.
Cuando aparece el quinto 1 en X, se inserta un 0 en la secuencia de salida que aparece en Z
al tiempo que la salida S=1 indica que el circuito de inserción de ceros está funcionando y
que el circuito de entrada debe detenerse, no generando una nueva entrada durante un ciclo
de reloj. Esto es necesario puesto que la inserción de 0 en la secuencia de salida la hace ser
más larga que la secuencia de entrada sin la parada. Se ilustra la inserción de ceros
mediante las siguientes secuencias de ejemplo:

Secuencia en X sin parada: 01111100111111100001011110101

Secuencia en X con las paradas: 0111111001111111100001011110101
Secuencia en Z: 0111110001111101100001011110101
Secuencia en S: 0000001000000010000000000000000

a) Encuentre el diagrama de estados para el circuito.

Figura.3. Diagrama De Bloque Ejercicio 618

A continuación haremos la representación por medio de el diagrama de estado para el sub bloque detector de
secuencia del ejercicio 618.

Figura4. Máquina De Estados Para El Ejercicio 6.18

(b) Encuentre la tabla de estados para el circuito y realice una asignación de estados.
(c) Encuentre una implementación del circuito usando flip-flop D y puertas lógicas.
 REFERENCIAS

[1]M. Morris Mano (2005), Fundamentos de diseño lógico y de

computadoras. Pearson Prentice hall

[2]Pedroni, V. A. (2008). Digital Electonics and Design with VHDL. Morgan

Kaufmann.

[3]
http://personales.unican.es/manzanom/Planantiguo/EDigitalI/REGG4.pdf