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Utilizando un FPGA y cuatro displays de siete segmentos, diseñar un reloj digital, el cual
visualice en los dos primeros displays las horas y en los dos siguientes los minutos. Cada que
se llegue a 23 horas con 59 minutos, se reiniciará el conteo.
Para esta parte básica, tuve que realizar modificaciones al código que se proporcionó en el
documento de la práctica, esto debido a que ese código maneja una función que básicamente
opera como un multiplexor, pero como nosotros trabajamos con la placa DE10-Lite, la cual
tiene los segmentos de display conectados directamente, dicho multiplexor no nos serviría
de nada. Fue así como eliminé dicha función y después agregué cada apartado para los cuatro
displays que ocupamos.
Actividades complementarias:
Primera actividad complementaria:
A partir del ejercicio desarrollado, el alumno diseñara un bloque funcional que contenga los
elementos del multiplexor para los displays de 7 segmentos, de tal manera que ete bloque
pueda ser utilizado mas adelante por otras aplicaciones.
Conclusiones:
De inicio, la actividad básica me pareció bastante útil para recobrar la lógica y sintaxis del
lenguaje VHDL, confesando que no me resultó nada sencillo conseguir que el reloj digital
trabajara correctamente dentro de la DE10 – Lite, tanto por la lógica de la conexión directa
con los segmentos de los displays, como con la asignación de pines que en un principio los
coloqué invertidos.
Posteriormente, para la primera actividad complementaria percibí un poco más sencillo el
desarrollo del multiplexor, en parte por la función MUXY que se encontraba en el código
original de la parte básica, aunque a pesar de eso, terminé intrigado por el hecho de que
dicho código no pudo ser probado por nuestra placa.
Y para finalizar, llegamos a la parte más complicada de la práctica, la cual me llevó varios
días conseguir ejecutar correctamente, recalcando que de verdad sentí el aumento de nivel
a comparación con la materia anterior.