Informe

Laboratorio Electrónica III

PLL

Nombres Código

Daniela Alejandra Bustos Castellanos………………………………...1094975590

Jhosep Hamilton Acosta Cruz………………………………...……...1094947463

Facultad de Ingeniería

Ingeniería electrónica

Universidad del Quindío

Mayo 18 de 2020
 Informe Electrónica III
PLL
Acosta Cruz Joseph Hamilton, Bustos Castellanos Daniela
{jhacostac, dabustosc }@uqvirtual.edu.co
Programa de Ingeniería Electrónica.
Universidad del Quindío.
Resumen – Este documento muestra la definición,
funcionamiento, aplicaciones y simulaciones de dispositivos
seguidores de fase o también llamados PLL, el diseño y
simulación se realiza con respecto a la información dad por
el fabricante estas características se demuestran y describen
durante todo el documento con ayuda de varias
herramientas para la verificación del cumplimiento de las
especificaciones
I. INTRODUCION
Loa PLL son usados y aplicados en varios circuitos de
mucha importancia en radio frecuencia ya que permiten
la modulación, demodulación de frecuencia y fase ,
generación de frecuencias y la síntesis de frecuencias
exactas para una buena sintonía ,la evolución de estos
dispositivos ha aumentado de manera beneficiosa
siendo más pequeños, confiables y de bajo costo, con
características establecidas con respecto a que tiene una
frecuencia central independiente con un ancho de
banda ajustable , selectividad y buena resistencia al
ruido , la estructura que comprende a estos dispositivos
se muestra en la fig. # donde se encuentran las 3 etapas
principales , la etapa de el detector de fase , un filtro de
lazo en este caso es el filtro pasa bajas seguido de una
etapa de amplificación y finalizado con la etapa del
controlador VCO.
FIG.1. Diagrama de PLL
el funcionamiento del PLL es un circuito que permite
que un sistema siga a otro en otras palabras , es un
circuito que tiene la capacidad de sincronizar la señal
de salida con respeto a una señal de referencia , la cual
es la señal de entrada , esta sincronización se da en la
frecuencia y fase , el proceso y operación del circuito se
pude explicar suponiendo en un principio que no se
aplica ninguna señal a la entrada de este entonces este
funcionaria u operaria a la frecuencia del VCO , que es
la frecuencia libre o frecuencia natural , cuando se
aplica una señal de entrada esta pasa por el detector de
fase el cual realiza el proceso de comparación de esta
señal con la del VCO generando un Ve (voltaje de
error) , la diferencia de las fases y la diferencia de las
frecuencias ,estos datos pertenecen a una señal
perteneciente a un conjunto de diferentes componentes
de frecuencias , aquí el filtro pasa bajos permite que
solo pase las frecuencias dependientes de Ve , el
amplificador permite proporcionar cierta ganancia a la
señal ya que por el filtro pueden haber perdidas que
afecten el proceso , después de este proceso en un lazo
realimentado se tiene la etapa del oscilador controlado
por voltaje el cual realiza el enganche de las señales
ósea que la frecuencia del VCO sea idéntica a la señal
de entrada con respecto a que del filtro pasa bajas se
tiene un voltaje Vd que es el voltaje de control que
permite que la frecuencia libre del oscilador se desplace
a la de la señal de entrada manteniendo la estabilidad y
enganchamiento controlando los cambios que se
puedan producir más a delante
en cuestión de los diferentes elementos para tener en
cuenta se sabe que hay do rangos importantes que
requiere n una definición, estos son el rango de bloqueo
que es el comprendido entorno a la frecuencia de
oscilación libre del VCO donde el PLL puede
engancharse y el rango de captura el cual se encuentra
entorno a la frecuencia del VCO donde puede
engancharse este es menor al rango de bloqueo esto se
muestra en la figura 2 a continuación
 FIG.2. Rangos del PLL

La práctica de laboratorio propone la implementación

de un PLL en este caso se implementara el CD4046
consultando sus características y configuraciones con
respecto a las especificaciones dados por el fabricante
para implementar una frecuencia de oscilación para el
VCO un rango de seguimiento y captura , verificando
su funcionamiento adicionándole un divisor de
frecuencia , comprobando todo esto de manera
simulada con ayuda de los diferentes programas como
multisim y proteus, el documento está organizado por
etapas , la primera muestra los materiales y dispositivos
, la segunda el análisis y resultados , la tercera las
conclusiones, y finalizado con las referencias
II. METODOS Y MATERIALES
Seguidor de fase
FIG.4. especificación del voltaje y frecuencia de oscilación
Los diferentes elementos que componen el dispositivo
se toman valores dependiendo de las especificaciones
de la figura 5 , esta permite observar que tomando un
valor de frecuencia de oscilación , un valor de voltaje ,
un valor de resistencia , se obtiene el valor de un
capacitor , estado datos dependen unos de otros así que
se toma una frecuencia de 100kHz , con una resistencia
de 100kΩ y un voltaje VDD=10v obteniendo que el
valor del capacitor es 1mF pero la este se lo tiene que
multiplicar por 1uF como se muestra en la parte inferior
dando como resultado final un capacitor de 1nF

El diseño de este dispositivo fue implementad con

respeto a la hoja de especificaciones del fabricante en la
figura 3 se muestra como está estructurado el PLL que
permitirá visualizar las señales de entrada salida y
cómo se comporta con la una frecuencia establecida

FIG.5. especificación para el capacitor, VDD, resistencia y frecuencia

de oscilación

Para la figura 6 se busca la frecuencia mínima

dependiendo del VDD, una R2=100k y el capacitor ya
calculado de c1=1nF, así que la frecuencia mínima del
sistema es 200kHz
FIG.3. esquema de diseño del PLL

La hoja de especificaciones permite escoger un valor de

voltaje VDD que es el voltaje máximo, cuando se saca
la mitad de este el sistema operara a la frecuencia de
oscilación, que es la que se busca, como se muestra en
la figura 4
 la cual permite despejar el valor de la frecuencia del
rango de retención (FL)
Fmax fo+ fl
=
Fmin fo−fl

Fmax ( fo−fl )= ( fo +fl ) Fmin

fo∗Fmax−fl∗Fmax =fo∗Fmin+ fl∗Fmin

fl∗Fmax −fl∗Fmin=fo∗Fmin−fo∗Fmax

fo ( Fmin+ Fmax )
fl= | Fmax −Fmin |
100 kHz ( 200 kHz+ 400 kHz )
fl= | 400 kHz−200 kHz |
FIG.6. especificación para él la frecuencia mínima
fl=300 kHz
La frecuencia Máxima se calcula con la grafica
El rango de bloqueo es el doble del rango de retención
mostrada en la figura 7 teniendo como referencia los
que tiene un valor de 300kHz, usando estos valores se
datos calculados anterior mente de R1=R2=100kHz,
procede para hallar el equivalente del filtro pasa bajas y
Fmin =200kHz y un voltaje VDD= a 10v, obteniendo
culminar con el diseño del dispositivo teniendo en
una relación de frecuencia Máxima /frecuencia mínima
cuenta lo anterior, se sabe que el rango de bloqueo es
de 2, donde respetando la relación ya mencionada de
mayor que el rango de captura (20 %o30% * el rango
frecuencias Fmax debe tomar un valor de 400kHz
de bloqueo) obteniendo un tango de captura de 90kHz
Se procede a realizar la obtención de los valores del
filtro paso bajo con respecto a las ecuaciones de la
Fig.8 despejando donde τ =C3*R2

FIG.8. ecuación para la obtención de tao

fl
τ=
2∗π∗fc 2

300 kHz
τ=
2∗π∗60 kHz

τ =13uSg
Asumiendo un capacitor C2 =1nF se despeja el valor de
la resistencia R2
FIG.7 especificación para él la frecuencia Máxima
τ
Para la obtención de los valores del filtro pasa bajos se R 2=
C2
tiene la relación de frecuencias dada por la ecuación (1)
 13uSg
R 2=
1 nF
R 2=13kΩ
Modulador FM
Para especificar el funcionamiento de un PLL para la
modulación en FM se procede a realizar los siguientes
cambios, donde este se alimenta con una señal senoidal
la cual será la portadora de entrada dependiendo el
VDD de las especificaciones ofrecidas por el fabricante
mostradas en la figura 4, al igual que las
especificaciones dadas por la Figura 5 para el valor del
capacitorC1, R1 y Fo procediendo de la fuente manera
Se escoge una frecuencia de oscilación Fo = a 100kHz,
un VDD =10V y una resistencia R1=10k
Con respeto a la gráfica se obtiene un valor de capacitor
relacionado con10−2 pero la referencia está dada por
10−6 así que el al valor obtenido se le multiplica este
obteniendo un capacitor de 10nF.El siguiente esquema
de la figura 9 muestra los elementos para la
configuración, la resistencia en el pin 12 no esta ya que
como lo especifica el fabricante en este caso tiende al
infinito, el diseño permite que el detector de fase de
4046 proporcione un valor de tensión a la salida que
sea proporcional a la diferencia de fase entre las dos
señales de entrada ósea la señal senoidal y la del
VCO ,proporcionando una señal que cambie su
frecuencia conforme a la señal de entrada
FIG.9 esquema del PLL con señal senoidal
PLL con división
Para este caso se tiene en cuenta el circuito configurado
para el modulador FM el cual permite observar la señal
de entrada y la señal de salida del VCO con respecto a
su variación por la división de este , se emplea un
circuito integrado 4040 que permite dividir la señal a
una cierta cantidad ,pero manteniendo los valores de
enganche de la señal , entonces para obtener el valor de
Fs. que es la frecuencia de salida del divisor se realiza
la siguiente relación dada por las ecuaciones del tema
PLL
fo
Fs=
N
Donde N es el valor de divisiones que se quiere realizar
es decir si N =3 la frecuencia del VCO se dividirá la 3
parte a sí que para este caso se variara el valor de N
entre 2 y 4 para observar los diferentes cambios
obtenido que las frecuencias FS nuevas son
100 kHz
Fs 1= =50kHz
2
100 kHz
Fs 2= =25kHz
4
I. RESULTADOS Y DISCUSION
Para las simulaciones de cada uno de los circuitos
diseñados se utiliza la herramienta de proteus la cual
permite implementar el PLL de una manera más fácil,
teniendo en sus librerías el circuito integrado con el
cual se trabajo en este caso es el 4046
En primera instancia se diseño un circuito con un PLLL
simple que permite observar cómo se comporta el VCO
en la figura 10 se observa que cuando se ingresa una
señal senoidal con las características calculadas
determinadas en la sección de métodos e instrumentos
teniendo en cuenta que , la dicha señal va atener un
voltaje VDD a la mitad del escogido ya que por
motivos de especificaciones a este valor ocurre la
frecuencia de oscilación o se puede observar
claramente que en los flancos de subida de la señal hay
mas frecuencia , y en los flancos de bajada hay una
disminución notoria de la frecuencia esto ocurre ya que
hay un comparación de fase y el VCO sigue los
cambios de la portadora ,en la figura 11 se puede
observar que la amplitud de la señal de entrada y la del
VCO tienen el mismo valor y permite confirmar lo
especificado por el fabricante ya que en este caso se
tomo un valor de VDD=10 , en la mitad de este valor
se obtenía la frecuencia de oscilación
 7.5% , con respecto a esto a medida que se fue
realizando el barrido de frecuencia y buscando u rango
que permita establecer la frecuencia de oscilación
pertinente la señal del VCO entraba en fase con la
señal de entrada , haciendo un seguimiento de fase

FIG.10 señal de entrada senoidal y señal VCO

FIG.10. señales del PLL aplicación con frecuencia 46kHz

FIG.11 comparación de señal de entrada senoidal y señal VCO

asumiendo todos los valores calculados en métodos e

instrumentos se tiene la figura 10 la cual muestra las
señales tomadas con el osciloscopio de la señal de
entrada(amarilla), la señal del salida VCO(azul), salida
del comparador de fase(violeta),señal del filtro pasa
bajás (verde), aquí se debe analizar como se comporta
este circuito cuando se varia la frecuencia de la señal de
entrada , aquí esta permitirá determinar y observar
donde se encuentra el rango de enganche , esto ocurre
cuando la señal del VCO sigue los cambios que la
FIG.11. señales del PLL aplicación con frecuencia 95kHz
señal de entrada en un rango establecido ,también en
este rango la frecuencia de oscilación debe estar
el rango de captura es la relación entre el máximo y
presente en el periodo de la señal ,con respecto a la
mínimo donde se capturo la señal en ese caso el valor
simulación se obtuvo un rango donde se enganchaba el
del rango de captura total será:
VCO de 46kHz -a 83kHz el periodo de la señal del
VCO vario mucho así que se busco el rango donde se
Rcap=Rcapmax-Rcapmi
mantenía la frecuencia que pertenecía a la de oscilación
Rcap=95kHz y 46kHz
, en este caso esta entre 46kHz y 95kHz, como se
Rcap=49kHz
observa en la figura 11 el valor del periodo de la señal
es de 11.5usg y en la figura 10 el periodo es de
Comparando los valores del rango calculado y el
21.25usg con lo que se determina usar un valor de
simulado se obtiene u error del 22.5%
periodo más pequeño para que se cumpla con la
frecuencia de oscilación , esta se obtiene con la
PLL con división
siguiente relación Fo=1/T, dando como resultado una
Fo =93.023kHz , en comparación con la frecuencia de
oscilación calculada que es de 100kHz hay un error de
El diseño de este dispositivo como ya se menciono vio disminuida a la mitad con lo que se pudo observar
anteriormente se tiene en cuenta los valores del que es necesario volver a realizar la búsqueda de la
funcionamiento del PLL seguidor de fase , a este se le frecuencia de enganche ya que esta viene relacionada
adiciono una configuración con el circuito integrado con a frecuencia de oscilación , el al figura15 la
4046 que permite la división de la señal del VCO en frecuencia de enganche que permite que el circuito
partes dependiendo de el N que se le proporcione , en la cumpla con las condiciones es de 55kHz
figura # se muestra la señal amarilla que en este caso es
la señal de entrada con una frecuencia de 93.03kHz
que es acorde con la señal calculada y la señal azul se
muestra la señal con la división de N=2 , mostrando un
periodo de 18uSg que relacionándolo con la frecuencia
de esta señal con un valor de 55.5kHz comprando este
valor con el calculado se pudo observar que si cumplió
pero con un error del 9.09% , en la figura # se muestra
las mismas señales ya mencionadas pero con la
variación de un N=4 la frecuencia tuvo una variación FIG.14. PLL sin división vs PLL con división=2
muy grande con una valor de 39.6kHz y comparándolo
con la frecuencia calculada se obtiene un error del
35.89%, la simulación permite observar como varia la
señal del VCO dependiendo de cómo cambie N así que
a medida que este aumenta la señal de frecuencia de
salida del VCO disminuye

FIG.15 frecuencia de enganche del PLL con división N=2

CONCLUSIONES

Para el diseño de un PLL se tiene que tener muy claramente

FIG.12. PLL con división N=2
los datos específicos e información presentada por el
fabricante ya que con ellos se plantea una estrategia para
plantear un diseño para una aplicación en especifico,
teniendo en claro que se quiere hallar ya que los datos de
frecuencia, capacitancia, y resistencias que se quieran
implementar dependen unas de otras

Las aplicaciones de los PLL pueden verse reflejadas en

varios procesos específicos de las telecomunicaciones, como
se pudo determinar en el laboratorio, las modulaciones en
frecuencia y amplitud utilizan una variedad de PLL que
FIG.13. PLL con división N=3
permiten visualizar las señales con las características
deseadas
las señales de las figuras se tomaron en cuestión de una
frecuencia de enganche de 87.7kHz que era del diseño
Para un PLL seguidor de fase, las características que
original y comparando el la señal del VCO con la
comprenden sus señales de salida es que la, la salida del vco
señal del VCO con división N =2 se puso observar
y la salida tomada por el seguidor de fase tiene que estar en
como la frecuencia disminuya a la mitad como se
fase, este último permite ver la relación que hay entre las
muestra en la figura 14 la frecuencia de oscilación de la
fases de la señal de entrada y la señal producida por el VCO
derecha es de 93.23kHz cumpliendo con los cálculos
pero en la parte izquierda la frecuencia de oscilación se
En un PLL con división de frecuencia, la frecuencia de
oscilación cambia en N veces, ósea si en un principio la sea
de frecuencia libre del PLL era FC=fo, cuando se le aplica la
división ya no tiene esta igualdad provocando que la señal fo
sea la frecuencia de entrada por N (Fo=N*fc)

REFERENCIAS

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