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UNIVERSIDAD DE CUNDINAMARCA-INGENIERIA ELECTRONICA-COMUNICACIONES ANALOGAS 1

ResumenEl lazo amarrado por fase es uno de los bloques de


construccin fundamentales en los circuitos electrnicos
utilizados en aplicaciones como controladores de velocidad de
motores, decodificadores de FM estreo, filtros de rastreo,
transmisores y receptores de frecuencia sintetizada y
decodificadores FSK.El objetivo principal de este artculo es
llegar a comprender de una manera breve y concisa este tipo
circuitos integrados anlogos, ya que estos tiene tienen una
gran aplicacin en lo que tiene que ver con circuitos
generadores de onda en diversas formas con propsitos de
control y de interface. En los principales resultados podemos
decir que utilizamos el NE/SE-565 que es un circuito
integrado monoltico con su principal aplicacin a PLL.
Podemos concluir que con el desarrollo de esta prctica
tuvimos la oportunidad de poder en si examinar en su gran
mayora la estructura interna y los principios de
funcionamiento de este circuito integrado analgico.

I. INTRODUCCIN

urante el siglo XX, el crecimiento a nivel electrnico
ha sido bastante vertiginoso, desde la invencin del
transistor para reemplazar los ya conocidos tubos al
vacio esta fue dada a conocer en diciembre de 1947 por los
ingenieros John Bardeen, Walter Houser Brattain y William
Bradford Shockley (1947), en los ya conocidos Laboratorios
Bell.

William B. Shockley, Walter H. Brattain, John Bardeen


1
J. E. Ortiz Pavn, estudiante de sptimo semestre de Ingeniera
Electrnica de la Universidad de Cundinamarca de Fusagasug; email:
jeopazul@hotmail.com
E. J. Prieto Riveros, estudiante de sptimo semestre de Ingeniera
Electrnica de la Universidad de Cundinamarca de Fusagasug;
email:julian.4025@gmail.com
J. E. Rodrguez Caro, estudiante de sptimo semestre de Ingeniera
Electrnica de la Universidad de Cundinamarca de Fusagasug; email:
jeison25876@hotmail.com



Despus hacia inicios de la dcada de los 50 se empez a dar a
conocer los ya mencionados circuitos integrados patentada por
el ingeniero alemn Werner Jacobi (Siemens AG), pero no fue
hasta aos ms tarde cuando se implemento el primer circuito
integrado desarrollado en 1959 por el ingeniero Jack Kilby
pocos meses despus de haber sido contratado por la
firma Texas Instruments. Se trataba de un dispositivo
de germanio que integraba seis transistores en una misma base
semiconductora para formar un oscilador de rotacin de fase.

Jack Kilby

La primera aparicin del PLL se conoce hacia 1923 y eran
PLL discretos para demodulacin sncrona de AM, hacia los
aos 60 se usa en radiocomunicaciones (PLL integrados),
entre sus caractersticas actuales se encuentran sintonizadores
de radio y TV (sintona digital) y detectores de FM y por
ultimo cabe aclarar que son circuitos digitales de bajo
consumo, integrados y de bajo costo. Lo que buscamos con
esto es poder conocer de una manera clara y precisa el
conocimiento de la estructura interna y los principios de
funcionamiento de los circuitos integrados en este caso el PLL

II. ESTADO DE LA TCNICA

El lazo amarrado por fase (PLL, por sus sigla en ingles) es
uno de los bloques de construccin fundamentales de los
circuitos electrnicos utilizados en aplicaciones como
controladores de velocidad de motores, decodificadores de FM
estero, filtros de rastreo, transmisores y receptores de
frecuencia sintetizada, y decodificadores FSK. El diagrama de
bloques de un lazo amarrado por fase se muestra en la Fig.1.
El lazo est formado por un detector de fase, un filtro
pasabalas y un oscilador controlado por voltaje (VCO).

Fig.1.Diagrama de bloques de un lazo amarrado por fase.
Jorge Enrique Ortiz Pavn, Edgar Julin Prieto Riveros, Jeison Eduardo Rodrguez Caro
1

LAZO AMARRADO POR FASE (PLL)
(Noviembre 2011)
D
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El detector de fase (o comparador) compara la fase del voltaje
de entrada con el de salida de VCO, e introduce un voltaje de
cd o de frecuencia baja proporcional a su diferencia de fase.
La salida del detector de fase, que se conoce como voltaje de
error, es aplicada a un filtro pasabajas. El filtro elimina
cualquier componente de frecuencia alta y produce un voltaje
de cd suavizado. Luego, este voltaje de cd es aplicado a la
entrada de control del VCO, cuya frecuencia de salida es
proporcional al valor de cd. Si la frecuencia del voltaje de
entrada se corre ligeramente, la diferencia de fase entre la
seal de entrada y el voltaje de salida del VCO empezara a
aumentar con el tiempo. Esto modificara el voltaje de control
en el VCO, de forma que llevara la frecuencia del oscilador
controlado por voltaje de regreso a la misma frecuencia que la
del voltaje de entrada. La frecuencia del VCO es ajustada de
manera continua hasta que sea igual a la frecuencia de entrada.

El funcionamiento de un PLL involucra tres modos: un modo
libre, un modo de captura y un modo de amarre de fase.
Durante el modo libre, no existe una frecuencia (o voltaje) de
entrada y el VCO funciona a una frecuencia fija,
correspondiente al voltaje de entrada aplicado que es igual a
cero. Esta frecuencia se conoce como frecuencia central, o
libre, f
O
. Una vez aplicada una frecuencia de entrada, la
frecuencia del oscilador controlado por voltaje empieza a
cambiar, y se dice que el lazo amarrado por fase esta en modo
de captura. La frecuencia del VCO cambia continuamente para
coincidir con la frecuencia de la entrada. Cuando la frecuencia
de la entrada es igual a la frecuencia de la salida, se dice que el
lazo amarrado por fase esta en modo de amarrado por fase. El
lazo de retroalimentacin mantiene el amarre cuando cambia
la frecuencia de la seal de entrada.
La frecuencia central f
O
es la frecuencia libre del VCO. El
intervalo de amarre f
L
se define como el intervalo de
frecuencias de entrada alrededor de la frecuencia central, para
el cual el lazo puede mantener el amarre. El intervalo de
captura f
C
se define como el intervalo de frecuencias de
entrada alrededor de la frecuencia central para la cual el lazo
se amarrara partiendo de una condicin sin amarre. Las
relaciones entre f
O,
f
L
y f
C
aparecen en la Fig.2.


Fig.2.Relacion de frecuencia entre f
O,
f
L
y f
C


Detector de fase

El detector de fase toma dos voltajes de entrada y produce un
voltaje de cd proporcional a su diferencia de fase. Para
comprender el principio de funcionamiento, considrense dos
voltejes v
11
y v
12
, como se muestra en la Fig.3., con una
diferencia de fase igual a .

Fig.3.Diferencia de fases entre v
11
y v
12
.

Se obtiene un voltaje de salida cuando difieren en fase; es
decir, cuando solo una entrada es alta. El detector de fase se
puede implantar utilizando una compuerta OR exclusivo,
como se muestra en la Fig.4., o un multiplicador analgico.

Fig.4.Compuerta OR exclusiva.

La integracin del voltaje de salida dar un voltaje de salida
promedio, que ser una funcin lineal de la diferencia de fase
, como se observa en la Fig.5.



Fig.5.Angulo de fase.

El voltaje de salida promedio V
O(DC)
puede expresarse como

( )
CC
O DC
CC
V
V
V
(2 )

t
=

tu

t
(1.1)

La diferencia de fase tambin puede ser detectada utilizando
un flip-flop RS disparado por flanco. En la Fig.6.; se muestran
dos seales de entrada. Si estas seales se hacen pasar a travs
de un flip-flop RS, como se muestra en la Fig.7.; disparado
por flanco, el voltaje de salida ser el que se muestra en la
figura 16.39. Al integrar el voltaje de salida, se obtiene un
voltaje de salida promedio, como se ve en la Fig.8. El voltaje
de salida promedio V
O(DC)
est dado por

( )
CC
O DC
V
V
2
=
t
(1.2)
Para 0
Para 2
Para 02
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En general, los detectores de fase se pueden dividir en dos
tipos: detectores digtales y detectores analgicos. Los
detectores digitales son fciles de realizar mediante
dispositivos digitales. No obstante, son sensibles al contenido
armnico de la seal de entrada y a los cambios en los ciclos
tiles de la seal de entrada y del voltaje de salida del
oscilador controlado por voltaje. Los detectores analgicos
son de tipo monoltico, como el CMOS MC4344/4044.
Responden nicamente a transiciones en las seales de
entrada. Por tanto, la sensibilidad al contenido armnico y al
ciclo til no resulta ser un problema. El voltaje de salida es
independiente de variaciones en la amplitud y en el ciclo til
de la forma de onda de entrada. Generalmente, los detectores
analgicos tienen la preferencia sobre los detectores digitales,
especialmente en aplicaciones en las que la precisin es un
factor decisivo.


Fig.6.Diferencia de fase.



Fig.7.Flip-Flop RS


Fig.8.ngulo de fase

III. DESARROLLO EXPERIMENTAL

Circuito integrado de lazo amarrado por fase
El lazo amarrado por fase NE/SE-565 es uno de los
dispositivos de circuito integrado de uso ms comn. Los
elementos del lazo amarrado por fase de la Fig.1. estn
incorporados en el circuito integrado 565. El diagrama de
bloques interno del 565 aparece en la Fig.9., y la
configuracin de las terminales, en la Fig.10. En la Fig.11.se
muestra un diagrama de conexin comn para el PLL NE/SE-
565. Un pequeo capacitor C
3
, normalmente de 0.001F, se
conecta entre las terminales 7 y 8 a fin de eliminar posibles
oscilaciones. La frecuencia central del PLL esta dada
aproximadamente por

O
1 1
1.2
4
= f
RC
(1.3)

Fig.9.Diagrama de bloques.


Fig.10.Diagrama de terminales.

Fig.11.Diagrama de Conexiones.
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Donde R
1
y C
1
son una resistencia y una capacitancia externas
a las terminales 8 y 9, respectivamente. C
1
puede tener
cualquier valor, pero R
1
debe tener un valor entre 2k y
20k. Se conecta un capacitor C
2
entre las terminales 7 y 10
para formar un filtro pasabajas de primer orden, con una
resistencia interna de 3.6k. El capacitor del filtro C
2
debe ser
lo suficientemente grande para eliminar variaciones en el
voltaje de salida demodulado de la terminal 7, a fin de
estabilizar la frecuencia del VCO.

Normalmente, el PLL 565 puede amarrar y rastreas una seal
de entrada en un ancho de banda de 60% de la frecuencia
central f
O
. El intervalo de amarre f
L
esta dado por

O
L
8
=

CC EE
f
f
V V
(1.4)

Donde V
CC
y V
EE
son las fuentes de alimentacin positiva y
negativa en volts, respectivamente. El intervalo de captura f
C

esta dado por

1 2
L
C 3
2
2 3.6 10
(
=
(
t

f
f
C
(1.5)


Diseo de un lazo amarado por fase (PLL)
Disear un PLL, como el mostrado en la figura 16.40c, de
manera que f
O
=2.5kHz y f
C
=50Hz. Suponer V
CC
=-V
EE
=12V

Los pasos que siguen en el diseo con el PLL 565 son
Paso 1. Escoger un valor adecuado para C
1
sea C
1
=0.01F
Paso 2.Calcular el valor de R
1
. De la ecuacin (1.3)

1
1 O
1.2 1.2
12
4 4 0.01 2.5
= = O

R k
C f F kHz


Paso 3. Determinar el intervalo de amarre f
L
. De la ecuacin
(1.4)
( )
L
8 2.5
833
12 12

= =

kHz
f Hz

Paso 4. Calcular el valor de C
2
. De la ecuacin (1.5)
L
2 3 2 3 2
C
833
14.17
2 3.6 10 2 3.6 10 50
= = =
t t
f
C F
f

Se elige C
2
=14F

Aplicaciones del PLL 565

Multiplicador de frecuencia, un demodulador FSK y un
decodificador SCA

Aspectos generales

- El lazo amarrado por fase (PLL) est conformado por
un detector de fase, un filtro pasabajas y un oscilador
controlado por voltaje. Los PLL encuentran
aplicaciones como multiplicadores de frecuencia,
demoduladores FSK y decodificadoras SCA (de
msica de fondo).
- El funcionamiento de un PLL involucra tres modos:
un modo libre, un modo de captura y un modo de
amarre por fase. La frecuencia del VCO es ajustada
continuamente hasta que resulte igual a la frecuencia
de la entrada. Cuando la frecuencia de la entrada es
igual a la frecuencia de la salida, se dice que el PLL
est en amarre por fase.
- Normalmente, el PLL 565 puede amarrar y rastrear
una seal de entrada en un ancho de banda de 60% de
la frecuencia central.

IV. ANLISIS DE RESULTADOS

En primer lugar se muestra en la Fig.., el circuito que fue
implementado para esta prctica en este caso el NE/SE-565,
como ya habamos calculado anteriormente los valores de
Capacitancia y Resistencia dependiendo de la necesidad que
se tenga.


Fig.12.Circuito implementado.

Recordar estados de funcionamiento

Estado de Modo Libre: Esta condicin ocurre cuando no hay
seal de entrada o hay una seal de entrada a la cual el lazo
no tiene posibilidades de enganchar.

Estado Modo de Amarre de Fase: Es el que corresponde
cuando el lazo est enganchado en fase. Fo = Fs salvo una
diferencia finita de fase d.

Estado de Modo de Captura: Es cuando el VCO est
cambiando de frecuencia, intentando enganchar la frecuencia
de la seal de referencia.
(C
2
en farads)
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Fig.13.En esta imagen de osciloscopio podemos observar
como el Canal 1(CH1) muestra una seal y esta es cuando el
PLL est en modo libre, es decir no existe una frecuencia(o
voltaje) de entrada y el VCO funciona a una frecuencia fija.


Fig.14.En esta imagen de osciloscopio podemos observar
como el Canal 1(CH1) muestra la seal modulada y el Canal
2(CH2) muestra la seal que le ingresa al PLL en esta caso un
generador de seales, se concluye que el PLL est en modo
amarre de fase, es decir cuando la frecuencia de entrada es
igual a la de salida.


Fig.15.En esta imagen de osciloscopio podemos observar
como el Canal 1(CH1) muestra la seal modulada y el Canal
2(CH2) muestra la seal que le ingresa al PLL en esta caso un
generador de seales, se concluye que el PLL est en modo
captura , es decir cuando la frecuencia de entrada no es igual a
la de salida.

V. CONCLUSIONES

- La utilizacin de estos circuitos integrados es muy
importante ya que los PLL, tienen gran cantidad de
aplicaciones empleadas en su mayora a la
radiocomunicacin.
- La utilizacin de circuitos integrados anlogos son de gran
utilidad en propsitos de control y de interface.
- Examinar la estructura interna y principios de
funcionamiento fueron la clave del xito para poder
entender el bloque electrnico (PLL).

VI. REFERENCIAS

1. M. H. Rashid, SPICE for Circuits and Electronics Using
PSpice.Englewood Cliffs, NJ: Prentice Hall, Inc, 1995, capitulo 10.
2. S. Soclof, Design and Applications of Analog Integrated
Circuits.Englewood Cliffs, NJ: Prentice Hall, Inc, 1991, capitulo 15,16 y
17.
3. P. R. Gray y R. G. Meyer,Analysis and Design of Integrated Circuits,
Nueva York: Jhon Wiley and Sons,1992
4. R.A. Gayakwad, Op-Amps and Linear Integrated Circuits, Englewood
Cliffs, NJ: Prentice Hall, Inc, 1993.
5. M. H. Rashid, Microelectronic Circuits: Analysis and Design.
Englewood Cliffs, NJ: Cengage Learning, Inc, 2004, capitulo 16.

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