Universidad Nacional de Ingeniería

Facultad de Ingeniería Eléctrica, Electrónica y Telecomunicaciones

LABORATORIO N°4. SISTEMAS DIGITALES

INFORME FINAL 4
Docente: Ing. Briceño Aranda Cesar Alberto

Email docente: cbriceno@uni.edu.pe

Alumnos:

Salazar Nuñez Lennox Vega Ruiz Farid Samanez Tucto Diego

lrsalazar@uni.pe lvegar@uni.pe dsamanezt@uni.pe

I. OBJETIVOS
El laboratorio, de acuerdo a sus experimentos, tiene como finalidad: ● LATCH SET-RESET (NOR)
- Comprobar el funcionamiento de los Flip Flops en Máquinas Probaremos las 4 combinaciones para hacer una tabla de
de Estados Finitos. verdad.
- Diseñar Máquinas de Estados Finitos.
- Implementar circuitos secuenciales tanto en circuitos discretos
como VHDL.
Con R=0 y S=0 ninguno de los leds está en estado encendido
II. CUESTIONARIO ni apagado.
1.

Compruebe en la herramienta EDA Microcap 12, el

funcionamiento de los siguientes dispositivos de memoria:
Latch SET; Latch RESET; Latch SET-RESET, construido
con puertas NOR; Latch SET-RESET, construido con puertas
NAND. Latch S-R construido con compuertas NOR y
controlado por compuertas y Latch S-R construido con
compuertas NAND y controlado por compuertas

● LATCH SET Figura 3. Latch Set-Reset (NOR) R=0 y S=0

Tiene una señal de entrada que obliga a la salida a tomar el valor

1 lógico.
Con R=0 y S=1 el led Q se enciende y el led Q’ se apaga.

Figura 1. Latch Set

● LATCH RESET

Al conectar la puerta inversora a la otra entrada del NOR

obtendremos un sistema que da un 0 lógico cuando la entrada es
un 1 lógico. Figura 4. Latch Set-Reset (NOR) R=0 y S=1

Figura 2. Latch Reset

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Con R=1 y S=0 el led Q se apaga y el led Q’ se enciende. ● LATCH SET-RESET (NAND)

Análogamente al Latch Set-Reset NOR, proberemos las 4

combinaciones correspondientes para generar una table de
verdad.

Con S=0 y R=0, ambos leds están encendidos.

Figura 5. Latch Set-Reset (NOR) R=1 y S=0

Figura 7. Latch Set-Reset (NAND) R=0 y S=0

Con R=1 y S=1 ambos leds están en 0 lógico.

Con S=0 y R=1 el led Q se enciende y el led Q’ se apaga.

Figura 8. Latch Set-Reset (NAND) R=1 y S=0

Figura 6. Latch Set-Reset (NOR) R=1 y S=1

Con S=1 y R=0 el led Q se apaga y el led Q’ se enciende.

Entonces se genera la siguiente tabla de verdad:

R S Q Q’

0 0 Inválido

0 1 1 0

1 0 0 1

1 1 0 0

Figura 9. Latch Set-Reset (NAND) R=0 y S=1

Tabla 1. Latch Set-Reset (NOR)
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Con S=1 y R=1 los leds no están en ningún estado. Ahora E=1, S=1 y R=1. Ambos leds se encienden, o sea, es
invalido.

Figura 10. Latch Set-Reset (NAND) R=1 y S=1

Figura 12. Latch Set-Reset con Habilitación (NOR) E=1, S=1 y
R=1

Entonces se genera la siguiente tabla de verdad.

Con E=1, S=0, R=0. Ambos leds no están definidos.

R S Q Q’
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Inválido

Tabla 2. Latch Set-Reset (NAND)

Figura 13. Latch Set-Reset con Habilitación (NOR) E=1, S=0 y

R=0
● LATCH S-R (NOR) CONTROLADO POR
COMPUERTAS

Probaremos las combinaciones correspondientes y Con E=1, S=0, R=1 el led Q se apaga y el led Q’ se enciende.
verificaremos si nos genera la siguiente tabla:

E S R Q Q’
0 X X MEMORIA
1 0 0 MEMORIA
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

Tabla 3. Tabla de verdad general Latch con Habilitación

Figura 14. Latch Set-Reset con Habilitación (NOR) E=1, S=0 y
R=1

Iniciamos con E=0. Los leds no están definidos.

Con E=1, S=1 y R=0 el led Q se enciende y el led Q’ se apaga.

Figura 11. Latch Set-Reset con Habilitación (NOR) E=0

Figura 15. Latch Set-Reset con Habilitación (NOR) E=1, S=1 y
R=0
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Se obtiene la siguiente tabla de verdad: Con E=1, S=0 y R=1.

E S R Q Q’
0 X X X X
1 0 0 X X
1 0 1 0 1
1 1 0 1 0
1 1 1 1 1

Tabla 4. Tabla de verdad general Latch con Habilitación

generada de la simulación Figura 19. Latch Set-Reset con Habilitación (NAND) E=1, S=0 y
R=1
Con lo cual podemos afirmar que no cumple la tabla de verdad
del Latch S-R controlado por compuerta. Con E=1, S=1 y R=0.

● LATCH S-R (NAND) CONTROLADO POR

COMPUERTAS

Análogamente al Latch S-R (NOR) controlado por compuertas

analizaremos el Latch S-R (NAND).

Con E=0.

Figura 20. Latch Set-Reset con Habilitación (NOR) E=1, S=1 y

R=0

2.

Para la tabla de estados mostrado, determine:

a) Dibuje el diagrama de estados.

b) Tabla de estados reducida.

Figura 16. Latch Set-Reset con Habilitación (NAND) E=0
c) Implemente el circuito con FF J-K en Micro Cap 12.
Con E=1, S=1 y R=1.
d) Realizar la simulación en Micro Cap 12.

Figura 17, Latch Set-Reset con Habilitación (NOR) E=1, S=1 y R=1

Con E=1, S=0 y R=0.

a) Diagrama de Estados:

Figura 21. Autómata de Mealy

Figura 18. Latch Set-Reset con Habilitación (NAND) E=1, S=0 y
R=0
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b) Tabla de estados reducida:

Figura 22. Búsqueda de estados equivalentes

Figura 25. Tabla de Excitación para el FF-JK1

Figura 22.1 . No existe estados equivalentes.

Con X entrada y Z salida:

Figura 26. Tabla de Excitación para el FF-JK0

Así, obtenemos las funciones lógicas:

Salida:

𝑍 = 𝑄0 . 𝑋 + 𝑄1 . 𝑋̅

FF-JK2:

̅̅̅̅̅̅̅̅̅̅
𝐽2 = 𝑄1 . (𝑄 ̅̅̅ ̅
0 ⊕ 𝑋 ) + 𝑄1 . 𝑋 . 𝑄0

Figura 23. Tabla de estados presentes

𝐾2 = 𝑄0 + 𝑋̅

FF-JK1:

𝐽1 = 𝑄2 . 𝑄0 . 𝑋 + ̅̅̅
𝑄0 . (𝑋̅ + ̅̅̅
𝑄2 )

𝐾1 = 1

FF-JK0:

𝐽0 = ̅̅̅
𝑄2 . 𝑋̅ + 𝑄1

𝐾0 = ̅̅̅ ̅̅̅1 + 𝑋̅)

𝑄2 . (𝑄

Figura 24. Tabla de Excitación para el FF-JK2

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c) Implemente el circuito con FF J-K en Micro Cap. 12.

Figura 31. Diagrama de estados en Moore.

Quartus puso por defecto un rst , pero en la entidad no se le ha definido

ni mencionado, afortunadamente solo añade una flecha más al visor
de estados que proporciona Quartus en sus herramientas.

Figura 27. Circuito de trabajo usando FF-JK.

c) Realizar la simulación en Micro Cap 12 Figura 32. Implementación Quartus II.

En el grafico vemos que se usan varios flip flops , si continuamos

analizando encontramos 5 flip flops, esto no debería ser necesario, sin
embargo el quartus lo pone de esa manera.

Figura 28. Simulación en estado transitorio.

3.

Utilizando la herramienta EDA Quartus II, diseñe una máquina de

estados que reconozca la secuencia X= 0, 0, 1, 1, 0; con traslape,
estableciendo un ‘1’ a la salida Z cuando se reconozca el último ‘0’
Figura 33. FF-D en Quartus II.
de la secuencia, y ‘0’ en otro caso, con la mínima cantidad de estados.
Según el siguiente procedimiento: Maquina de Mealy

architecture Behavioral of Mealy00110 is

Secuencia: X = 00110, con traslape o superposición, sin entrada rst.
type estado is (s0,s1,s2,s3,s4); --tiene 5 estados
signal pr,sg : estado;
Máquina de Moore

architecture Behavioral of Moore00110 is

type estado is (s0,s1,s2,s3,s4,s5); --tiene 5 estados

signal pr,sg : estado;

Figura 34. Simulación en Quartus II part.2.

Figura 29. Simulación en Quartus II part.1.

Figura 35. Diagrama de estados en Mealy.

Figura 30. Simulación en Quartus II part.1.1.
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componentes son más aproximados para implementación

Vemos que en Mealy se redujo la cantidad de estados utilizados para en proyectos.
hacer la salida 1 cuando se cumpla con la secuencia correcta.

BIBLIOGRAFIA
- Chu, P. P. (2011). FPGA prototyping by VHDL
examples: Xilinx Spartan-3 version. John Wiley & Sons.

- Sistemas Digitales - Romero Goytendia

Figura 36. Implementación Quartus II.

Figura 37. Primer bloque de la lógica mostrada

Figura 38. Primer bloque de la lógica mostrada

III. OBSERVACIONES.

● Se observa que en Quartus II se crea por defecto una

variable llamada rst a pesar de que no fue definida en la
entidad tope de jerarquía que se compila, a
afortunadamente esto no afecta el diagrama de estados
mostrado por la herramienta que proporciona Quartus II
para la visualización general de estados del código. Aun
así en el circuito se usaron más flip flops que como se
hubiera calculado teóricamente.

● El software Microcap 12 no guarda los datos en la

simulación. Se recomienda utilizar otro simulador para
realizar dicha simulación y poder obtener la tabla de
verdad.

IV. CONCLUSIONES

● Se debe usar las herramientas para confirmar fácilmente el

buen funcionamiento del código vhdl para así poder estar
seguros de que funciona para distintos valores de la
entrada X en un circuito sin rst. Cuando se dé la secuencia
correcta se indicará la salida Z se pone a uno
automáticamente.

● El microcap 12 cumple con los funcionamientos del FF a

pesar de presentar tiempos de retardo al momento de
existir cambios de estado lo cual indica que nuestros