Universidad Experimental Politécnica

“Antonio José De Sucre”

Vicerrectorado Puerto Ordaz

Cátedra: Electrónica Digital 2

LABORATORIO CONTADORES

Estudiante:

Giancarlo Guevara, C.I:26.582.335

Ciudad Guayana, Abril del 2020

DESARROLLO DE ACTIVIDADES:

DECODIFICADOR DE TECLADO MATRICIAL.

Utilizando un 74LS93 realice un circuito decodificador de teclado matricial:

Para resolver este diseño usamos la estrategia del barrido secuencial, el

diagrama del circuito se presenta en la Figura 1:

FIGURA 1: DIAGRAMA DEL CODIFICADOR DE BARRIDO SECUENCIAL.

El sistema usa un reloj, un contador de 2 bits, un decodificador de código binario

a código decimal, un codificador de código decimal a código binario, un registro de 4
bits y un circuito eliminador de rebote. El esquema electrónico se ilustra en la Figura 2.
 FIGURA 2: ESQUEMA ELECTRÓNICO DEL CODIFICADOR DE BARRIDO
SECUENCIAL.

El sistema funciona de la siguiente manera, una señal de reloj excita a un

contador de 2 bits, que implementamos usando el 74LS93 para satisfacer el
requerimiento de diseño, para ello se realizó un contador MOD-4 con este integrado,
sus 2 salidas ilustradas en la Figura 1 como A y B, se dirigen a un registro 74LS175 ya
que es el resultado parcial del código pulsado, y también a un decodificador de 2 a 4
líneas que ejerce la función de barrido en las 4 columnas del teclado matricial, para
ello usamos a un 74LS139, el mismo decodifica cada uno de los estados del contador,
así que siempre tiene al menos una de sus salidas en 0. Esto se ilustra mejor en la
Tabla 1 tomando como referencia el diagrama de la Figura 1 y teniendo en cuenta que
A es el bit menos significativo del contador MOD-4.

DECIMAL A B X4 X3 X2 X1
0 0 0 1 1 1 0
1 1 0 1 1 0 1
2 0 1 1 0 1 1
3 1 1 0 1 1 1

TABLA 1: SALIDAS DEL DECODIFICADOR PARA CADA ENTRADA DEL

CONTADOR MOD-4.
 Es por ello que el 0 lógico se va corriendo en cada columna continuamente a la
velocidad dictada por la frecuencia de la señal de reloj, cumpliendo la función de
barrido. Las filas del teclado matricial se encuentran sujetadas a un 1 lógico a través
de 1 resistencia por cada una de ellas, y solo cambian a 0 lógico cuando se pulsa una
tecla perteneciente a la columna donde se encuentre el cero lógico, para determinar
qué tecla se pulso se usa un codificador que se podría decir que explora cada fila del
teclado para determinar la aparición de un cero lógico debido a la pulsación de alguna
tecla. Cuando esto sucede se codifica a código binario nuevamente y a partir de esto
se obtiene el otro resultado parcial que indica que código se pulso. Para la tarea de
codificación se usó el 74LS148 que es perfectamente compatible con la lógica del
decodificador.

Cada vez que el codificador detecta un 0 lógico también genera una señal que lo
notifica, y esta señal es usada para activar un anti rebote implementado con un LM555
en configuración monoestable y a la señal de reloj del registro, el monoestable genera
un pulso que inhibe el paso de la señal de reloj hacia el contador, haciendo que este
se detenga para capturar el primer código parcial de la tecla pulsada, mientras que en
el registro se actualiza la memoria para mostrarla en un display y verificar el correcto
funcionamiento del circuito.

Se ilustrara mejor su funcionamiento con un ejemplo claro tomando como

referencia el diagrama de la Figura 1. Cuando pulsamos la tecla 9, se cierra la
columna, X2 y también la fila Y3, cuando el decodificador en el barrido llega a la
columna X2, el codificador recibe un 0 en la fila Y3, en ese instante el contador
detiene el conteo debido al anti-rebote en el código BA=01, y el codificador codifica
DC=10, de manera que al registro llega el código DCBA=1001, que corresponde a la
tecla número.

Para el reloj una frecuencia de 100Hz es suficiente para obtener un buen

rendimiento, mientras que el monoestable con la configuración propuesta genera un
pulso en alto de 0.02s aproximadamente, con lo que el circuito anti-rebote también
funciona bien. Cabe destacarse que la salida del codificador que activa el anti-rebote
tiene dos 74LS04 que se usaron para retrasar el guardado en el registro con sus
tiempos de propagación ya que el mismo se actualizaba demasiado pronto.

Finalmente los resultados guardados en el registro se muestran en un display,

usando el decodificador 74LS48 para mostrar la correcta decodificación del teclado
matricial. A su vez cabe destacarse que se hizo un teclado matricial con pulsadores en
Proteus ya que el modelo existente daba problemas con la simulación.
 CONTROL DE ANTENA PARABÓLICA.

Diseñe un circuito para controlar el movimiento de una antena parabólica. La antena

está programada para 8 posiciones (indicada en código de 3 bits). La antena gira
hacia arriba o hacia abajo según 2 señales TTL que activen los motores (nunca deben
activarse simultáneamente), el circuito a diseñar tiene un teclado matricial por donde
se le introduce la posición deseada de la antena, el circuito debe comparar
automáticamente dicha entrada con la posición actual de la antena y saber si va a
subir o bajar la antena:

Para alcanzar el objetivo propuesto se usó el modelo propuesto en el diagrama

de la Figura 3:

FIGURA 3: DIAGRAMA DEL CONTROLADOR DE POSICIÓN PARA ANTENA.

Este diagrama nos sirve para describir el funcionamiento del circuito. En primer
lugar debe mencionarse que la antena tiene 8 posiciones posibles, desde la posición 0
hasta la posición 7, como mando para controlar la antena se usa el teclado lineal, el
código decimal se codifica en binario con un codificador que a su vez activa el
almacenamiento en un registro de flip flop tipo D con el fin de no perder el dato
después de soltar la tecla de la posición seleccionada.

Del registro anteriormente mencionado para almacenar cada bit de la posición

escogida, se toman sus salidas y se envían a dos partes del circuito, a un comparador
de magnitud binario y al bloque denominado “Muestra Posición Pulsada”. Este último
bloque se encarga de mostrar en un display la última posición seleccionada mediante
el teclado.

Al comparador también llega la señal seleccionada por el usuario, que es

comparada constantemente con la posición de la antena parabólica.

En el mismo orden de ideas, se debe decir que la señal de la antena es

controlada por un contador sincrónico ascendente/descendente, el mismo puede
recibir la señal pulsante en dos pines, en uno de ellos para conteo ascendente
(cuando la antena sube la posición) y en otra descendente (cuando la antena baja de
posición). Para seleccionar por donde se ingresara la señal se usa un demultiplexor
cuya salida es seleccionada a partir de dos de las tres señales resultantes del
comparador, una activa siempre que la magnitud de la última posición seleccionada
por el usuario sea mayor que la actual posición de la antena, y otra siempre activa
cuando se dé el caso contrario.

Estas señales se envían a las entradas de dos multiplexores de 2 líneas a 1

línea, cuya señal de direccionamiento es manejada por la tercera señal del
comparador, solamente activa cuando ambas posiciones son iguales. Las salidas de
estos multiplexores se usan para controlar a un puente H.

La posición de la antena siempre es manejada por el contador, y siempre se

encuentra en la posición inicial cero al encender. Las salidas del contador se envían al
comparador para ser comparadas con la de la posición seleccionada por el usuario y
al bloque “Muestra Posición Actual” para mostrar al usuario la posición actual de la
antena.

Cuando las posiciones no son iguales, las señales del comparador manejan el
sentido de rotación del motor a través del puente H. Cuando las mismas se igualan,
los multiplexores hacen que las dos señales requeridas para controlar el motor sean
ambas activas con un 1 lógico, esto con el fin de “trancar” la posición del motor y evitar
que la antena cambie de posición debido a la inercia de su propio peso.
 Una vez explicado el funcionamiento de forma general se muestra el esquema
electrónico del controlador de posición de la antena en la Figura 4 tomada del
programa de simulación Proteus.

FIGURA 4: ESQUEMA ELECTRÓNICO DEL CONTROLADOR DE POSICIÓN PARA

ANTENA.

Para finalizar se detallara en el modelo de los circuitos integrados usados:

 Decodificador DECIMAL-BIN: 74LS148.

 Registro Flip Flop tipo D: 74LS175.
 Multiplexores: 74LS157.
 Demultiplexor: 74LS139.
 Contador Ascendente/Descendente Sincrónico: 74LS193.
 Comparador de magnitudes binarias: 74LS85.
 Decodificador BCD-7 SEGMENTOS: 74LS48.
 Controlador de motores: L293D.
 Inversor Lógico: 74LS04.

DIVISORES DE FRECUENCIA.
Obtener una señal TTL simétrica de 1Hz a partir de la red eléctrica:

Para lograr obtener una señal TTL simétrica de 1Hz a partir de la red doméstica
de energía, se puede usar el circuito de la Figura 5.

FIGURA 5: ESQUEMA ELECTRÓNICO DEL GENERADOR DE SEÑAL TTL-1HZ.

El circuito tiene varias fases que describiremos una por una:

1) Reducción: Esta fase es llevada a cabo por un transformador reductor que

reduzca los niveles de tensión de la red doméstica a niveles manejables por los
circuitos integrados de las fases póstumas. En la Figura 6 vemos que la señal de
salida del transformador, con una amplitud máxima de 6.75VAC-60Hz a partir de
una señal de 120VAC-60Hz.
 FIGURA 6: TENSIÓN DE SÁLIDA DEL TRANSFORMADOR REDUCTOR

2) Rectificación y acondicionamiento: En esta fase, se usa un diodo rectificador

para hacer a la señal unipolar, y dicha tensión se inyecta en la base de un
transistor en configuración de conmutador que generará una señal cuadrada en
el colector del mismo que se terminará de filtrar usando un inversor Smith
Trigger 74LS14, las señal resultante de esta fase se muestra en la Figura 7.
 FIGURA 7: TENSIÓN DE SÁLIDA DE LA FASE DE RECTIFICACIÓN Y
ACONDICIONAMIENTO

Como se observa esta forma de onda es una señal cuadrada perfectamente

simétrica con una amplitud máxima de 5V y una frecuencia de 60Hz, ahora es
necesario obtener la frecuencia de 1Hz para lo cual detallaremos en la próxima fase
del circuito.
 3) Divisores de Frecuencia: En esta fase se pretende obtener la señal de 1Hz
requerida, para lograr esto, en primer lugar se pasa la señal obtenida de la fase
previa por un divisor de frecuencia para dividir a la misma por 6, para ello se usa
un 74LS92, obteniendo una señal de 10Hz que finalmente se pasará a través de
un divisor de frecuencia de MOD-10 implementado con el contador 74LS90. En
la Figura 8 se muestran ambas señales.

FIGURA 8: TENSIÓN DE SÁLIDA DE LA FASE DE DIVISORES DE FRECUENCIA

 La señal amarilla de la Figura 8 es la señal de 10Hz, y la morada es la señal de
1Hz, pero como se puede ver, la señal de 1Hz no es simétrica, tiene un tiempo en alto
de 200ms y un tiempo en bajo de 800ms, lo que hace que la misma no sea simétrica,
para lograr la simetría tenemos la fase final del circuito que trataremos a continuación.

4) MONOESTABLE: En esta fase, para corregir la naturaleza de la señal de 1Hz

usamos un monoestable implementado con un LM555. Las señales en esta fase
se detallan en la Figura 9.

FIGURA 9: TENSIÓN DE SÁLIDA DE LA FASE –MONOESTABLE-

 En la Figura 9 tenemos que la señal amarilla es la señal de la fase previa, la
señal azul es la señal de la fase previa invertida, y finalmente, la señal morada es la
señal requerida.

La señal de la fase previa se invirtió usando un 74LS04 debido a que el

monoestable implementado con el LM555 es activo por flanco de bajada, sino
hubiéramos invertido la señal, el disparo se hubiera logrado 200ms después de lo
requerido y no se lograría el objetivo, ahora, cada vez que inicia la onda se dispara el
monoestable, cuyo tiempo en alto es configurado según la ecuación:
Th=1.1∗R∗C

Si tomamos el condensador con una capacitancia de 100uF y el tiempo en alto

de 500ms, despejando R en la ecuación obtenemos un valor de 4.54KΩ. Este valor se
puede obtener con un potenciómetro de precisión, con esta configuración, que se
puede ver con más detalles en la Figura 5, finalmente logramos obtener la señal
requerida por el laboratorio.