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Diseño de un Amplificador de Fuente Común

(fc) con JFET Utilizando la Caracterización
del Dispositivo y la Recta de Carga
Duarte, Duvar 1161400; Mejia, Angelica 1161231

ABSTRACT – An important part of the design of amplifiers with

JFET begins with the characterization of the transistors that are
going to be used, including its data sheet, for this experiment two
transistors 2SK161 were used, which when not knowing their
characteristics, laboratory techniques were used to its proper
characterization and at the same time its respective data sheet was
used to support, allowing us to get closer to the real characteristics
of each transistor, using the mathematical models that define the
configuration in common source the different values of each
resistance used in the circuit were arrived at , taking into account the
input resistance of each stage as well as the load of each one, until
reaching the gain needed for this design, allowing a simulation and
confirming the desired results of the design for its subsequent
assembly and final evaluation, arriving to verify the similarity
between: the mathematical models, the simulation and its real
production.
Palabras clave – amplificador fuente común, recta de
carga, diseño, caracterización de transistores, simulación del
modelo.
Familiarizar al estudiante con el uso de los manuales de los
fabricantes de transistores FET para identificar los parámetros
eléctricos que definen su comportamiento y poder manejar sus
especificaciones a la hora del diseño de amplificadores.
Determinar los parámetros característicos del transistor de
manera experimental utilizando como referente la hoja de
especificaciones del fabricante (VP = VGS con ID = 0), (IDSS
con VGS = 0). Con base en estos parámetros determinar la
región de operación del JFET.
Desarrollar en el estudiante una metodología para el diseño
de amplificadores JFET utilizando una sola fuente de
polarización.
Ampliar el conocimiento del uso de la herramienta ORCAD
PSPICE para la simulación del circuito.

I. INTRODUCCIÓN III. PROCEDIMIENTO

En el presente documento se estudiará el diseño de un Para el desarrollo de la práctica se escoge un modelo de

amplificador fuente común usando transistores JFET, a
través de la caracterización de los parámetros del mismo,
tales como son la corriente de saturación y el voltaje de
estrangulamiento del transistor y ciertos parámetros
predispuestos por la practica como el total de la ganancia,
la resistencia de entrada y la carga, dichas características
y diseño elaborado será simulado en el software de
simulación OrCAD Capture, y estos resultados serán
comparados al finalizar la práctica.
dos etapas, debido a la particularidad de la configuración
fuente común, pues esta es inversora, a continuación se
procede a caracterizar los transistores 2SK161, mediante
el montaje que aparece en la figura 1, el cual fue extraído
de la guía de laboratorio [1], comenzando por la
configuración para caracterizar la Idss, mostrada en la
figura 1.

II. OBJETIVOS

Objetivo General

Diseñar e implementar un amplificador con transistor JFET

de unión pn para comprobar las técnicas de diseño basado en la
caracterización de los parámetros básicos de activación del
transistor JFET y la recta de carga.
Figura 1: Esquemático para caracterización de Idss, de
Objetivos específicos los transistores JFET.
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Debido a que los transistores son de canal N se usó la

configuración de la izquierda mostrada en la figura 1.

Figura 4: caracterización del Vp, en el laboratorio de

los transistores JFET.
Al cual se le varió la fuente que estaba entre gate y
source hasta que la tención de la resistencia estuviera en
Figura 2: caracterización de Idss, en el laboratorio de cero, arrojando los siguientes resultados:
los transistores JFET
Transistor 1:
Donde se varía la fuente, hasta el punto donde la
𝐼𝐷𝑠𝑠1 = 3.04𝑚𝐴
variación de la tensión en la resistencia medida por el
multímetro, no sea significativa, al hallar ese valor se 𝑉𝑝1 = −0.7𝑉
determina la corriente de saturación por ley de Ohm.
Transistor 2
Seguido se hizo la caracterización del Vp de los
diferentes transistores con el montaje de la figura 3. 𝐼𝐷𝑠𝑠2 = 3.31𝑚𝐴
𝑉𝑝2 = −0.7𝑉

Al tener caracterizado los transistores se le comienza a

dar desarrollo a la primera etapa del diseño con los
siguientes parámetros:

𝐼𝐷𝑆𝑆 = 3.31𝑚𝐴
𝑉𝑝 = −0.7𝑉
Figura 3: esquemático para caracterización del Vp, de
los transistores JFET. 𝐼𝐷𝑆𝑆
𝐼𝐷 = = 1.65𝑚𝐴
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Haciendo necesario una segunda fuente para encontrar
el Vp del transistor, el cual se reprodujo el montaje en el 𝑉𝐺𝑆 = 0.3𝑉𝑝 = −0.21𝑉
laboratorio como se evidencia en la figura 4.
|𝐴𝑣| = 5.15
𝑅𝑖𝑛 = 200𝑘Ω
𝑉𝐷𝐷 = 15𝑉
𝑉𝐷𝐷
𝑉𝐷𝑆 = = 7.5𝑉
2
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𝐼𝐷𝑆𝑆 3.31𝑚𝐴 𝑉𝐷𝐷 − 𝑉𝐷𝑆

𝑔𝑚 = 1.42 ( ) = 1.42 ( ) = 6.7𝑚Ω−1 𝑅𝑑 + 𝑅𝑠 = = 4.54𝑘Ω (1)
𝑉𝑝 0.7𝑉 𝐼𝐷
𝐼𝐷𝑆𝑆 Tomando el modelo de pequeña señal por la ganancia:
𝑘= = 6.75𝑚𝑉𝐴2
𝑉𝑝2
𝑅𝑑 ∗ 𝑅𝑙
𝑉𝑜 − (𝑅𝑑 + 𝑅𝑙 ) ∗ 𝑔𝑚
𝑅𝑙 = 200𝑘Ω 𝐴𝑣 = = (2)
𝑉𝑖𝑛 1 + 𝑅𝑠 ∗ 𝑔𝑚
Teniendo en cuenta los parámetros y la configuración
que se muestra en la figura 5, se procede a hacer el análisis Despejando Rs de la ecuación 1:
en Cd, así como en pequeña señal mostrada en la figura 6 𝑅𝑠 = 4.54𝑘Ω − 𝑅𝑑
para llegar a los valores de las resistencias por medio de
las técnicas de análisis de circuitos y asegurar el correcto Reemplazando Rs en la ecuación 2 y simplificando la
funcionamiento de la primera etapa. misma:
𝑅𝑑 ∗ 𝑅𝑙
−( ) ∗ 𝑔𝑚
−𝐴𝑣 = 𝑅𝑑 + 𝑅𝑙
1 + (4.54Ω − 𝑅𝑑) ∗ 𝑔𝑚
Resolviendo por la función solve de la calculadora
casio 570fx se obtiene:

𝑅𝑑 = 3.94𝑘Ω
𝑅𝑠 = 598Ω
Ahora para hallar los valores de R1 y R2 se toma la
resistencia de entrada de 200kΩ
𝑅1 ∗ 𝑅2
= 200𝑘Ω (3)
𝑅1 + 𝑅2
Se busca la tensión en la resistencia dos en Dc:
Figura 5: configuración fuente común.
𝑉𝑅2 = 𝑉𝑔𝑠 + 𝑉𝑅𝑠 = 0.77𝑉

Por divisor de tensión de la resistencia dos:

(15𝑉) ∗ 𝑅2
𝑉𝑅2 = (4)
𝑅1 + 𝑅2
Resolviendo el sistema de ecuaciones entre la ecuación
3 y 4:
𝑅1 = 3.84𝑀Ω

Figura 6: modelo pequeña señal de la configuración 𝑅2 = 210.9𝑘Ω

fuente común. Concluyendo como tal la primera etapa.
Para la segunda etapa se tiene en cuenta los siguientes
Tomando la primera malla: parámetros:

−𝑉𝐷𝐷 + (𝑅𝑑 + 𝑅𝑠)𝐼𝐷 + 𝑉𝐷𝑆 = 0 𝐼𝐷𝑆𝑆 = 3.04𝑚𝐴

Despejando las resistencias: 𝑉𝑝 = −0.7𝑉

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𝐼𝐷𝑆𝑆
𝐼𝐷 = = 1.52𝑚𝐴
2
𝑉𝐺𝑆 = 0.3𝑉𝑝 = −0.21𝑉
|𝐴𝑣| = 5.15
𝑅𝑖𝑛 = 200𝑘Ω
𝑉𝐷𝐷 = 15𝑉
𝑉𝐷𝐷
𝑉𝐷𝑆 = = 7.5𝑉 Figura 8: modelo en pequeña señal de la segunda
2
etapa.
𝐼𝐷𝑆𝑆
𝑔𝑚 = 1.42 ( ) = 6.17𝑚Ω−1 Tomando la primera malla:
𝑉𝑝
𝐼𝐷𝑆𝑆 −𝑉𝐷𝐷 + (𝑅𝑑 + 𝑅𝑠)𝐼𝐷 + 𝑉𝐷𝑆 = 0
𝑘= = 6.2𝑚𝑉𝐴2
𝑉𝑝2 Despejando las resistencias:
𝑅𝑙 = 2𝑘Ω 𝑉𝐷𝐷 − 𝑉𝐷𝑆
𝑅𝑑 + 𝑅𝑠 = = 4.93𝑘Ω (5)
Debido a que la carga es muy baja se debe hacer una 𝐼𝐷
modificación al diseño de la segunda etapa al separar la Donde
Rs en dos resistencias debido a que se ha fallado en
algunos diseños debido al fallo en la excursión, una 𝑅𝑠 = 𝑅𝑠1 + 𝑅𝑠2
resistencia pequeña y seguido a esta otra resistencia en
Tomando el modelo de pequeña señal por la ganancia:
paralelo con un capacitor para asegurar una resistencia
mayor en Rd por lo tanto mayor potencial, mejorando la 𝑅𝑑 ∗ 𝑅𝑙
excursión, para asegurar el potencial de Vgs, como se 𝑉𝑜 − (𝑅𝑑 + 𝑅𝑙 ) ∗ 𝑔𝑚 ∗ 𝑉𝑔𝑠
𝐴𝑣 = = (6)
evidencia en la figura 7, cambiando el modelo de la 𝑉𝑖𝑛 (1 + 𝑅𝑠1 ∗ 𝑔𝑚) ∗ 𝑣𝑔𝑠
pequeña señal como se observa en la figura 8. Se asume un valor para Rs1 de 100Ω
Despejando Rd de la ecuación 6:
𝑅𝑑 = 4.15𝑘Ω
Despejando Rs2 de la ecuación 5:
𝑅𝑠2 = 680Ω
Para hallar las R1 y R2:
𝑅1 ∗ 𝑅2
= 200𝑘Ω (7)
𝑅1 + 𝑅2
Se busca la tensión en la resistencia dos en Dc:
𝑉𝑅2 = 𝑉𝑔𝑠 + 𝑉𝑅𝑠 = 0.97𝑉

Figura 7: modelo de la segunda etapa Por divisor de tensión de la resistencia dos:

(15𝑉) ∗ 𝑅2
𝑉𝑅2 = (8)
𝑅1 + 𝑅2
Resolviendo el sistema de ecuaciones entre la ecuación
7 y 8:
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𝑅1 = 3.09𝑀Ω
𝑅2 = 213.8Ω
Concluyendo como tal la segunda etapa.

Al terminar los cálculos, se procede a hacer el montaje

en el software OrCAD Capture, queda de la siguiente
forma:

Figura 11: parámetros adaptados al transistor 1.

Figura 9: montaje en OrCAD Capture.

Para que este montaje en OrCAD Capture funcione
adecuadamente, se procede a cambiar los parámetros de Figura 12: parámetros adaptados al transistor 2.
los transistores, en el menú Edit PSpice Model como lo Dando como resultado la salida como se aprecia en la
muestra la figura 10. figura 13.

Figura 13: resultado de la simulación.

Figura 10: menú de edición de los parámetros de los
transistores
Luego de obtener estos resultados y que son los
Para cada uno se modificaron los parámetros Beta,
esperados se procede a hacer el montaje evidenciado en la
lambda y Vto, por los obtenidos en la medición, para el
figura 14.
transistor 1 como lo muestra la figura 11, y para el
transistor 2 como lo muestra la figura 12.
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IV. RESULTADOS

PARAMETROS EN DC DEL JFET

valor valor de valor
VARAIBLE teorico simulacion experimental UNIDAD
VP=Vgs(off) -0.7 -0.7 V
Idss 1.65 1.648 1.64 mA
Vds(sat) con
Vgs = 0

Figura 14: montaje final con los transistores

caracterizados y las resistencias halladas
matemáticamente.
Y su resultado en el osciloscopio sobre el circuito se
muestra en la figura 15.
V. CONCLUSIONES
Se logró diseñar e implementar un amplificador con
transistor JFET teniendo en cuenta la caracterización de
los transistores la activación y la recta de carga,
comprobando las técnicas de diseño.
Se pudo tener en cuenta la hoja de especificaciones del
transistor 2SK161.

Se logró implementar las formas de obtener los valores de Vp

e IDSS de manera experimental exitosamente con las técnicas
mencionadas en la guía de laboratorio.

Se pudo implementar el diseño en protoboard, así como en

OrCAD Capture, obteniendo resultados muy similares.

Se pudieron aplicar las técnicas de diseño de amplificadores

con JFET exitosamente.

Figura 15: montaje puesto a prueba con la fuente,
generador de señal y osciloscopio.
Y teniendo un vistazo más de cerca al resultado con el
osciloscopio.
REFERENCES
[1] J. J. Ramírez, “DISEÑO DE UN AMPLIFICADOR DE FUENTE
COMÚN (FC) CON JFET UTILIZANDO LA CARACTERIZACIÓN
DEL DISPOSITIVO Y LA RECTA DE CARGA”, Universidad Francisco
de Paula Santander, Laboratorio 2, 2017, p. 4.

Figura 16: resultado en la carga medido desde el

osciloscopio.
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