SUMADOR BCD Y CIRCUITOS

DECODIFICADORES

 OBJETIVOS :

 Implementar circuitos sumadores BCD en base a compuertas lógicas y CI 7483.

 Estudiar las características principales de los decodificadores y realizar aplicaciones
con los mismos.

 DESARROLLO DEL LABORATORIO DEL PRE – INFORME:

a) Explique cómo se realiza la suma BCD

Método para sumar dos números BCD:

Paso 1.
Sumar los dos números BCD utilizando las reglas de la suma binaria vistas anteriormente.
Paso 2.
Si una suma de 4 bits es igual o menor que 9, es un número BCD válido.
Paso 3.
Si una suma de 4 bits es mayor que 9, o si genera un acarreo en el grupo de 4 bits, el resultado no
es válido. En este caso, se suma 6 (0110) al grupo de 4 bits para saltar así los seis estados no válidos y
pasar al código 8421. Si se genera un acarreo al sumar 6, éste se suma al grupo de 4 bits siguiente.

b) Realice el circuito de un sumador BCD utilizando compuertas lógicas y circuitos

integrados 7483.

Sumador BCD.- El problema de sumar dos datos BCD usando un sumador binario (como el
7483) ocurre cuando el resultado de la suma es mayor que 9, ya que entonces el sumador
binario producirá un resultado erróneo en BCD.
Por ejemplo, al sumar 4+7 el resultado binario será 15=(1111)2 mientras que el resultado
esperado en BCD es 15=(1 0101)BCD. Obsérvese que si al 15 producido por el sumador
binario le sumáramos un 6: 15+6=21 =(10101)2 ¡El resultado sería correcto en BCD!
Lo ilustrado en el caso de la suma 4+7 se cumple en general, de manera que para realizar
una suma de dos datos BCD se procederá de la siguiente manera:
Si el resultado es menor que 10 es correcto tanto en binario como en BCD

El diagrama de conexión y la tabla de verdad aparecen en la figura

 c) Explique cada una de las clases de decodificadores que existen realice el diagrama
esquemático y su tabla correspondiente de los CI: Decodificadores ánodo común y
cátodo común (CI 7447, CI 7448).

Decodificador de BCD a Siete Segmentos:

El decodificador requiere de una entrada en código decimal binario BCD y siete salidas
conectadas a cada segmento del display. Representa en un diagrama de bloques el
decodificador de BCD a 7 segmentos con un display de cátodo común.

Diagrama de bloques de un decodificador BCD a siete segmentos

Suponiendo que el visualizador es un display de cátodo común, se obtiene una tabla cuyas
entradas en código BCD corresponden a A, B, C y D y unas salidas correspondientes a los
leds que se encenderían en cada caso para indicar el dígito decimal. Muestra el caso de
ejemplo.

Entradas Salidas
Valor decimal
A B C D a bc de f g
0 0 00 0 1 1 1 1 1 1 0
1 0 0 0 1 01 1 0000
2 0 0 1 0 1 1 01 1 01
3 0 0 1 1 1 1 1 1 001
4 0 1 0 0 01 1 001 1
5 0 1 0 1 1 01 1 01 1
6 0 1 1 0 1 01 1 1 1 1
7 0 1 1 1 1 1 1 0000
8 1 00 0 1 1 1 1 1 1 1
9 1 0 0 1 1 1 1 001 1
10 1 0 1 0 XXXXXXX
... .. .. .. .. X X X X X X X
15 1 1 1 1 XXXXXXX

Tabla de verdad del decodificador BCD a siete segmentos.

Los valores binarios 1010 a 1111 en BCD nunca se presentan, entonces las salidas se tratan
como condiciones de no importa.

La simplificación de la información contenida en la tabla 3.3.1. requiere de siete tablas de

verdad, que se pueden separar para cada segmento. Por consiguiente, un 1 en la columna
indica la activación del segmento y varios de estos segmentos activados indican
visualmente el número decimal requerido.
Según la información de la tabla de verdad, se puede obtener la expresión para cada
segmento en suma de productos o producto de sumas según la cantidad de unos y ceros
presentes.

Salida a

En la columna a existen 3 ceros y 7 unos, entonces es más fácil obtener la función PDS:

a = (A+B+C+D)(A+B+C+D)= A + D(B+C) + B(D?+C) = A + AB + AC + A?D + BA + BC +

BD + CA + CB+ C + CD + DA + DB + DC

a = A + (AB+BA)+(AC+CA)+ (AD+DA)+( BC+CB) + BD + C + (CD+DC) + DB= A + A +AC

+ A+ C + BD + C + C + DB = A + A.C + C + BD + DB

a = A + C + (B Å D)

Circuito para la salida a del decodificador BCD a siete segmentos

Salida c

En la columna de la salida c se tiene un solo 0, entonces se emplea el PDS:

c = (A + B + C + D)

Figura 3.3.4. Circuito para la salida c del decodificador BCD a siete segmentos

Salida e

La columna correspondiente a esta salida tiene 4 unos y 5 ceros. Es mejor utilizar la

representación SDP:
e = (ABCD) + (ABCD) + (ABCD) + (ABCD);factorizando el primer término con el cuarto y el
segundo con el tercero:

e = BCD+ ACD = D??(BC+ AC)

Circuito para la salida e del decodificador BCD a siete segmentos

d) Realice el diagrama esquemático de un display de siete segmentos, tanto como

para ánodo común y cátodo común.

El display de siete segmentos

El display está formado por un conjunto de 7 leds conectados en un punto común en su

salida. Cuando la salida es común en los ánodos, el display es llamado de ánodo común y
por el contrario, sí la salida es común en los cátodos, llamamos al display de cátodo

común. se muestran ambos tipos de dispositivos. En el display de cátodo común, una señal
alta encenderá el segmento excitado por la señal. La alimentación de cierta combinación de
leds, dará una imagen visual de un dígito de 0 a 9.
 Display de ánodo común y cátodo común

Display de 7 segmentos

e) En base a los tres incisos anteriores implementar un sumador BCD

interconectándolo con un circuito integrado decodificador y su respectivo display. A
continuación el diagrama de bloques del circuito total.
SUMA BCD
En el caso de la suma se representan dos situaciones:
Primero en el resultado de la suma sea  9 en cuyo caso no será necesario efectuar
ninguna corrección, en cambio si el resultado está entre 10 y 19, será necesario restarle
10 al mismo y enviar un acarreo de 1 a la siguiente posición decimal, como se puede
observar en el siguiente ejemplo.
21 4
1 7

4 1
La corrección en BCD se puede efectuar sumando seis en binario (0110) al resultado que se
desea corregir, como se ve a continuación.
00101 0100
0001 0111
1011
0110
1
0100 0001

Por tanto la tabla de verdad de un sumador completo sería la siguiente:

Resultado Suma sin Acarreo Suma

de la Acarreo corregir Decimal Decimal
suma C4 S4S3S2S1 CD4 SD4SD3SD2SD1
0 0 0 0 0 0 0 0 0 0 0
1 0 0 0 0 1 0 0 0 0 1
2 0 0 0 1 0 0 0 0 1 0
3 0 0 0 1 1 0 0 0 1 1
4 0 0 1 0 0 0 0 1 0 0
5 0 0 1 0 1 0 0 1 0 1
6 0 0 1 1 0 0 0 1 1 0
7 0 0 1 1 1 0 0 1 1 1
8 0 1 0 0 0 0 1 0 0 0
 9 0 1 0 0 1 0 1 0 0 1
10 0 1 0 1 0 1 0 0 0 0
11 0 1 0 1 1 1 0 0 0 1
12 0 1 1 0 0 1 0 0 1 0
13 0 1 1 0 1 1 0 0 1 1
14 0 1 1 1 0 1 0 1 0 0
15 0 1 1 1 1 1 0 1 0 1
16 1 0 0 0 0 1 0 1 1 0
17 1 0 0 0 1 1 0 1 1 1
18 1 0 0 1 0 1 1 0 0 0
19 1 0 0 1 1 1 1 0 0 1

Por tanto para realizar el circuito que realiza la corrección se tendrán dos situaciones,
para los resultados que están entre 16 -19 se puede utilizar el acarreo de la suma sin
corregir en cambio de 0-15 se debe diseñar un circuito combinacional que produzca el
acarreo en función de S4,S3,S2,S1.
Por tanto dicho circuito correspondería al siguiente mapa de karnaugh.

Por lo tanto la expresión simplificada sería:

CD4 = S4S3 + S2S4

Finalmente la expresión para el circuito de acarreo sería la siguiente:

CD4 = S4S3 + S2S4 + C4

Finalmente el circuito del sumador BCD debe incluir la generación del acarreo y la suma
de seis para corrección, como se ve a continuación:

Este sumador puede ser representado desde el punto de vista funcional como un solo
bloque, aunque no existe un integrado que tenga el circuito completo debiendo por
tanto se implementado mediante sumadores de cuatro bits.
Por lo tanto el circuito del laboratorio es: