FLIP FLOPS

1. OBJETIVOS
 Entender el funcionamiento de los diversos tipos de flip flops
 Clasificar los diferentes tipos de flip flops
 Entender el funcionamiento de los circuitos síncronos y
asíncronos

2. INTRODUCCIÓN
Un flip-flop es un circuito digital que tiene dos salidas 𝑄 y 𝑄 ̅ , las cuales
siempre se encuentran en estados opuestos. Si 𝑄 es 1 entonces 𝑄 ̅ es 0 y se
dice que el flip-flop está inicializado (set), activo o preinicializado (preset). Si 𝑄
es 0 entonces 𝑄 ̅ es 1 y se dice que el flip-flop está reinicializado, inactivo o
borrado. Existen varios tipos de flip-flops, y las entradas de control cambian con
cada tipo. Los niveles lógicos en las entradas de los flip-flops determinan el
estado de las salidas 𝑄 y 𝑄 ̅ de acuerdo con la tabla de verdad del flip-flop.

A diferencia de las compuertas estudiadas hasta este momento, el flip- flop

puede en algunos estados mantener su estado de salida (encendido o
apagado) aun después de que las señales de entrada que produjeron el estado
de salida cambien. Es así como el flip-flop puede guardar un bit de información
o uno de los digitos de un número binario grande.

En resumen, los flip flop son dispositivos síncronos de dos estados, el termino
síncrono significa que la salida cambia de estado únicamente en un instante
especifico de una entrada de disparo denominada reloj (CLK), la cual recibe el
nombre de entrada de control, c. Esto significa que los cambios en la salida se
producen sincronizadamente con el reloj.
 3. MARCO TEORICO
3.1. FLIP FLOP SET RESET CON COMPUERTAS
NAND CON CONEXIÓN CRUZADA
Un flip-flop SET - RESET es un circuito digital cuya salida es inicializada por la
entrada SET, pero que sólo puede ser reinicializada por la entrada RESET. Las
dos compuertas NAND con conexión cruzada forman un flip-flop SET - RESET.
Las entradas SET y RESET son activas en el nivel BAJO. La entrada SET debe
ser 0 para inicializar la salida 𝑄 en 1. Las salidas de un flip-flop usualmente se
̅ , lo que significa que si 𝑄 es 1 entonces 𝑄̅ es O y
representan por 𝑄 y 𝑄
viceversa.
Cuando la entrada SET va a 0 y la entrada RESET se mantiene en 1, la salida
del flip-flop con compuertas NAND con conexión cruzada se debe a que un 0
en cualquiera de las entradas de una compuerta NAND hace que la salida de
ésta sea 1. Lo anterior inicializará la salida 𝑄 a 1 y 𝑄̅ a 1. Si la entrada SET va
hacia 1 y RESET permanece en 1, la salida no cambia. Esto se debe a la
retroalimentación de las salidas a la entrada de la compuerta opuesta, lo que
hace que éstas retengan su configuración de salida original. Para reinicializar el
flip-flop, la entrada RESET debe llevarse a 0 manteniendo a SET en 1, como se
muestra en la figura 7-4. Como puede observarse la entrada SET no puede
reinicializar la salida Q a 0. Lo anterior sólo puede hacerse llevando la entrada
RESET a 0, al mismo tiempo que se mantiene la entrada SET en 1. Lo anterior
también es cierto para la entrada RESET. Ésta no puede inicializar o llevar la
salida Q a 1; sólo puede reinicializarla o llevarla de Q a O.
El otro estado de entrada posible que aún no ha sido tratado para el flip-flop SET -
RESET es aquel en el que ambas entradas son 0, como se muestra en la figura 7-5.
Éste es un estado no utilizado, y lo que nunca se desea es que las salidas Q y del flip-
flop tenga el mismo valor.

Tabla de verdad para un flip flop SET- RESET con compuertas NAND con conexión cruzada.

3.2. FLIP FLOP SET RESET CON COMPUERTAS NOR

CON CONEXIÓN CRUZADA
Cuando la entrada SET va hacia 1 y RESET permanece en 0, la salida Q va
al estado. Cualquier 1 en la entrada de una compuerta NOR produce una
salida 0.

Cuando la entrada SET regresa a 0, y RESET también es 0, las salidas Q y

𝑄̅ no cambian. Este comportamiento se debe a que las salidas de las
compuertas NOR están conectadas a la entrada de las compuertas
opuestas. Esto impide que las compuertas cambien de estado.
 Para llevar a Q de regreso a 0, la entrada RESET debe ponerse en 1 al
mismo tiempo que se mantiene la entrada SET en 0.
El estado no utilizado para el flip-flop SET-RESET con compuertas NOR
con conexión cruzada es aquel en que SET y RESET son ambos 1

La primera entrada que regrese a O será la que determine el estado de las

salidas 𝑄 y ̅
𝑄.

3.3. FLIP FLOP SET- RESET CON ENTRADA DE

CONTROL
Existen dos compuertas NAND que se emplean para controlar el
paso de las entradas SET-RESET al flip-flop. La entrada de reloj se
utiliza para habilitar o inhabilitar las dos compuertas. Si se pone
un 0 en la entrada de reloj, la salida de las dos compuertas NAND se
ve forzada a ir a 1. Esto coloca al flip-flop SET - RESET con
compuertas NAND con conexión cruzada en su estado sin cambio o
de memorización. Por consiguiente, cuando el reloj es O, las salidas
del flip-flop no pueden cambiar. Cuando el reloj es 1, las compuertas
son habilitadas o activadas, y en sus salidas aparecen los
complementos de las entradas.
Dado que las compuertas NAND invierten las entradas cuando SET
es 1 y RESET es 0, 𝑄 es 1 y 𝑄̅ es 0. Por otra parte, cuando SET es 0
y RESET 1, 𝑄 es 0 y 𝑄̅ es 1. Esto significa que cuando el reloj es 1,
̅ siguen los valores que tienen SET y RESET
las salidas 𝑄 y 𝑄
respectivamente.
 Habilitación de un flip-flop SET-RESET entrada de control

3.4. FLIP FLOP D transparente

Un problema con el flip-flop SET-RESET con compuertas NAND con
entrada de control es que puede haber un 1 en la salida 𝑄 y otro en
la salida 𝑄̅ cuando las entradas SET y RESET son ambas 1. Éste es
el estado no utilizado y debe evitarse en la medida de lo posible. Por
otro lado, sería mucho más conveniente tener una entrada para
inicializar (SET) y reinicializar (RESET) el flip-flop. Los dos problemas
pueden resolverse si se coloca un inversor entre las entradas SET y
RESET. Esto crea una nueva entrada, la cual se llamará entrada D.
Nótese que las entradas SET y RESET nunca pueden tener el mismo
valor debido a la presencia del inversor. Esto significa que nunca
existirá el estado no utilizado. Por otra parte, ahora se tiene una
entrada D o de datos para inicializar o reinicializar el flip-flop.
Resulta muy útil cuando se necesita almacenar un único bit de
datos(1 o 0).
 Es fácil ver que cuando el reloj es 1, lo que habilita las compuertas
del flip-flop SET- RESET, el valor de D (1 o 0) se transfiere a la salida
Q. Cuando el reloj es O, la entrada D no puede cambiar las salidas 𝑄
y𝑄 ̅ . Este tipo de flip-flop D se conoce como flip-flop D transparente
ya que cuando el reloj es 1, Q cambia cuando D cambia. El flip-flop
es transparente hasta que el reloj cambia a 0, momento en que el
flip-flop se vuelve opaco. La tabla de verdad del flip-flop D
transparente.

3.5. FLIP FLOP D MAESTRO ESCLAVO

La sección del maestro es un flip-flop D transparente, mientras que la
que corresponde al esclavo es un flip-flop SET-RESET con entrada
de control. El reloj se aplica a un inversor que está conectado al reloj
del esclavo.
Este tipo de flip-flop D maestro-esclavo se conoce como Flip-flop D
disparado por flanco negativo debido a que las salidas Q toman el
valor de la entrada D sólo durante el flanco de bajada del pulso de
reloj.
Cuando el reloj es 1, la parte del flip- flop que corresponde al
maestro, que es el flip-flop D transparente, se activa. La salida Q'
sigue a la entrada D. La parte del esclavo, que es el flip-flop SET-
RESET con entrada de control se inactiva debido a que el inversor en
el reloj hace que éste sea 0. Dado que el esclavo queda inactivo, las
salidas Q no pueden cambiar. Cuando el reloj cae de 1 a 0, el
maestro se inactiva y no puede cambiar; pero el esclavo transfiere
los valores de 𝑄′ y 𝑄′̅ a 𝑄 y 𝑄̅ dado que el reloj del esclavo ahora
es 1. El esclavo no cambiará si la entrada D cambia, dado que el
maestro está inactivo por el 0 en el reloj. Por consiguiente, las salidas
Q sólo pueden cambiar durante el flanco descendente del reloj y
toman el valor de la entrada Den el momento en que el flanco
aparece.
Si el inversor se invierte como se indica en la figura 7-32, el flip-flop
cambiará estados en el flanco positivo o ascendente del reloj.
Muestra las entradas CLEAR y PRESET, las cuales pueden
emplearse para obligar a que la salida del flip-flop sea 0 o 1, sin
importar los valores del reloj o los de la entrada D. Cuando PRESET
va hacia el nivel BAJO, la salida Q se ve obligada a tomar el valor 1.
Cuando la entrada m va hacia el nivel BAJO, la salida Q es borrada u
obligada a ser 0. Nótese que se obtiene un estado no válido si tanto
PRESET como CLEAR tienen el nivel BAJO o 0 al mismo tiempo.
Las entradas PRESET y CLEAR también pueden representarse por
SET y RESET , ya que ellas hacen que el flip-flop se comporte de
manera similar a un flip-flop SET -RESET simple.
3.6. FLIP FLOP D DISPARADO POR FLANCO DE
PULSO
Un flip-flop D disparado por flanco que emplea un generador de
pulsos en la entrada de reloj para habilitar e inhabilitar con rapidez el
reloj del flip-flop D transparente. Dado que este pulso breve ocurre
sólo en el flanco ascendente de la entrada de reloj, el flip-flop D es un
flip-flop D disparado por flanco.
El circuito que produce el pulso breve durante el flanco ascendente
del reloj recibe el nombre de multivibrador monoestable disparado
por flanco.

3.7. FLIP FLOP JK

El flip-flop JK es una clase especial de flip-flop maestro-esclavo. Esta
clase de flip-flop puede conectarse o programarse para hacer el
̅ están
trabajo de cualquier tipo de flip-flop. Las salidas 𝑄 y 𝑄
conectadas a las compuertas K y J respectivamente. Esto permite
que el flip-flop conmute cuando las entradas J y K son 1. Estas
entradas se emplean para manipular las salidas 𝑄. Existen otras dos
entradas, PRESET y CLEAR, activas en el nivel BAJO que oblígan a
que las salidas 𝑄 sean 1 y 0 respectivamente.
Las entradas PRESET y CLEAR van a las partes maestro y esclavo
del flip-flop JK. La transición de PRESET al nivel BAJO obliga a que
las salidas Q del maestro y del esclavo sean 1, manteniéndolas en 1
hasta que PRESET regrese a 1. Lo mismo se aplica a la entrada
CLEAR , con la excepción de que ésta obliga a que la salida Q sea 0.
PRESET funciona de la misma manera que la entrada SET, y
CLEAR tiene el mismo papel que la entrada RESET de un flip-flop
SET - RESET simple con compuertas NAND con conexión cruzada.

Las entradas CLEAR y PRESET dominan a las demás entradas del

flip-flop JK, como puede observarse en la tabla de verdad. También
debe notarse que al igual que en el flip-flop SET - RESET con
compuertas NAND con conexión cruzada, el JK tiene un estado no
utilizado que se presenta cuando CLEAR y PRESET son ambos O.

Si las entradas J y K son 0, entonces el maestro queda inhabilitado

como si el reloj fuese 0, dado que cualquier 0 en la entrada de una
compuerta NAND produce un 1 en su salida. Esto coloca a las
compuertas NAND con conexión cruzada del maestro en el estado
sin cambio, lo que hace que la salida del esclavo no cambie. Por
tanto, el flip-flop JK está en el estado sin cambio o de memorización
cuando las entradas J y K son 0.

Cuando las entradas JK no son las mismas,esto es, J es 1 o 0 y K

tiene el valor opuesto, las salidas Q cambiarán al mismo valor en el
flanco descendente del reloj.
 La otra combinación posible restante para las entradas J y K es
cuando ambas son 1. Cuando esto sucede y el reloj se encuentra en
ALTO, las salidas 𝑄 y 𝑄 ̅ , las cuales están conectadas a las
compuertas NAND de entrada, controlan las salidas del maestro.
Esto hace que el flip-flop conmute o cambie de estado con cada
flanco descendente del reloj debido a que la salida Q está conectada
a la compuerta K opuesta, mientras que la lo está a la compuerta J
opuesta.
Entre lo que debe recordarse sobre los flip-flops JK disparados por
flanco negativo se incluye lo siguiente:
 La salida Q cambia únicamente durante el flanco descendente
del reloj, excepto cuando CLEAR o PRESET van al nivel
BAJO.
 CLEAR y PRESET dominan a las demás entradas del flip-flop
JK.
 Cuando J y K son ambas 1, el flip-flop cambia de estado
durante el flanco descendente del reloj.
 Cuando J y K no son iguales, la salida sigue a J y K durante el
flanco descendente del reloj.
 Cuando J y K son ambas O, las salidas Q no cambian.

4. EJEMPLOS
EJEMPLO 1: La siguiente configuración de flip-flops J-K recibe un tren
simétrico de pulsos en la terminal de entrada C del primer flip-flop J-K.
Suponiendo que los flip-flops están inicialmente en el
estado Q1Q2Q3=111, constrúyase un diagrama de tiempos y a partir del
mismo constrúyase una tabla de secuencias en el orden Q3Q2Q1.

Solución:
El diagrama de tiempos para un tren simétrico de pulsos en la terminal
de entrada C empezando con el estado Q1Q2Q3=111 hasta regresar al
mismo estado será como:
 Tomando en cuenta este diagrama de tiempos, la tabla de
secuencias correspondiente es la que se muestra a continuación:

5. APLICACIONES
5.1. CONTADOR
Una de las aplicaciones mas importante de los flip flops son los
contadores digitales. Los flip- flops son de tipo JK disparados por flanco
negativo. Ambos flip flops se encuentran inicialmente en estado de
RESET. El flip flop A bascula en las transiciones negativas de cada
impulso de reloj. La salida Q del flip flop A dispara el flip flop B, de
manera que siempre que 𝑄𝐴 realiza una transición de nivel ALTO a
nivel BAJO, el flip flop B bascula. Las señales resultantes 𝑄𝐴 y 𝑄𝐵 se
muestran en la figura.
5.2. RELOJ SIN TRASLAPAMIENTO
La manera de utilizar un flip-flop JK para construir un reloj sin
traslapamiento. Nótese que CP y CP' tienen una frecuencia igual a la
mitad de la frecwncia del reloj. y que están desfasadas 180". Se dice
que estas señales no se traslapan debido a que los flancos
ascendentes o delanteros y los descendentes o traseros de CP y CP'
nunca se presentan al mismo tiempo.
 El flip-flop JK está construido de modo tal que conmute durante el
flanco descendente del reloj. Con lo anterior se habilita la compuerta
AND CP y luego la compuerta AND CP' en el próximo flanco
descendente del reloj. Cada vez que la salida 𝑄 o 𝑄 ̅ del flip-flop
habilita una compuerta AND, el siguiente pulso positivo de reloj pasa
por la compuerta. En el flanco descendente de dicho pulso de reloj el
flip-flop cambia de estado, inhabilitando una compuerta AND y
habilitando la otra. Este proceso puede observarse en el diagrama de
formas de onda de la figura 8-7. Este tipo de reloj sin traslapamiento
se emplea para generar señales de selección y varias formas de
onda para dispositivos digitales.

6. CONCLUSIONES
7. BIBLIOGRAFIA
James W.Bignell - Robert L. Donovan. ELECTRONICA DIGITAL. Cap.7:
Flip Flops
Tomas L. Floyd. FUNDAMENTOS DE SISTEMAS DIGITALES. Septima
edición. Cap 8: Flip flops y dispositivos relacionados