Manual Circuitos Digitales

rea Electricidad MEL
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CIRCUITOS DIGITALES

Alex Fuentes Flores


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Mdulo III / SISTEMAS DE NUMERACIN
Introduccin

Variables y Funciones.
Estamos familiarizados con los conceptos de variable y de funcin de una variable. El campo de
una variable define el rango de valores que puede tomar una variable x, que puede ser
especificado de distintas formas. Por ejemplo x puede tener un rango en los nmeros reales de
menos infinito a ms infinito, o puede estar restringida entre -17 y +8, o limitada a los nmeros
esteros positivos de 1 a 10, etc.
Una funcin es una regla por la que determinamos el valor de una segunda variable (dependiente)
y, a partir de los valores que toma la variable (independiente) x. Esta dependencia suele ser
referenciada como y = f(x), y es funcin de x.

Supongamos que pretendemos determinar y mediante la regla que consiste en multiplicar x por si
mismo, el resultado multiplicarlo por 5 y posteriormente sumarle 3.

La relacin funcional entre x e y se podra expresar mediante la ecuacin:
Y = 5x
2
+ 3
En este ejemplo la relacin funcional est expresada en trminos de los procesos matemticos de
productos y suma. Asimilndolo a la teora de conjuntos esta ecuacin nos entrega una relacin
por comprensin.
De la misma forma si quisiramos representar esta relacin en un sistema de ejes cartesianos o si
el campo que de la variable dependiente es finito y pequeo es posible especificar la funcin en
forma ms prctica mediante una tabla:
X Y = F(X)
0 3
1 8
2 23
3 48

As entonces la relacin funcional puede ser representada en forma tabular.
Por una fcil extensin de estas ideas elementales, es claro que las variables, dependiente e
independiente, no tienen que ser necesariamente numricas.


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Supngase que el campo de la variable dependiente sea los colores de las luces de un semforo, y
que la variable dependiente sea el comportamiento que debe asumir un conductor de un mvil.
Podramos representar la relacin funcional en el siguiente esquema tabular:

X Y = F(X)
Verde Seguir
Amarillo Frenar
Rojo Detenerse

Variables Lgicas

Una variable lgica es una variable que tiene propiedades distintivas:

1. La VL puede adoptar uno u otro de solo 2 valores posibles
2. Los valores se expresan por sentencias declarativas, como en el ejemplo anterior
3. Los dos posibles valores expresados por las sentencias declarativas deben ser tales que,
sobre la base del racionamiento humano, es decir, basado en la lgica, sean mutuamente
excluyentes.
Con las consideraciones anteriores repostulemos el ejemplo anterior de la forma que se tabula a
continuacin:
X Y = F(X)
Verde Seguir
Rojo Detenerse

De la que se puede deducir que el semforo puede estar o en rojo o en verde y que ambos son
mutuamente excluyentes. En este caso la variable x en la tabla es una variable lgica y tendremos
que:
la luz es verde que podemos representar como x = verde O
la luz es rojo que podemos representar como x = rojo.
Debido a la exclusin mutua, si queremos indicar que x = rojo podemos indicarlo adems
escribiendo x = no verde. En una notacin ms simple, esta negacin se representa colocando una
barra sobre el valor, de este modo:

x = no verde es lo mismo que x = verde = rojo

Valores de una variable lgica
En el caso general de un tipo arbitrario de variable, por ejemplo, el tipo de variable que adopta
valores numricos que se vio previamente, estas pueden representar cualquier cosa. As, x e y
pueden representar temperatura, presin, distancia, tiempo, etc. Considerando las relaciones
funcionales entre variables desde un punto de vista matemtico, no tenemos inters en lo que
representen. As en y = 5x
2
+ 3, y = 8 cuando x = 1, resultado independiente de lo que x e y
representen.
Asimilando este concepto asignemos a los 2 posibles valores de nuestra variable lgica 2 nombres,
para que podamos considerar una variable independientemente de lo que pueda representar.
Estos deberan ser fcilmente distinguibles y excluyentes, por ejemplo alto, bajo o dentro, fuera,
pero en forma ms general podramos decir verdadero o falso, y lo representamos con los valores
T y F (del ingls True, verdadero y False, falso).
Tomamos el ejemplo del semforo y optamos por representar lo comnmente aceptado para las
variables independiente y dependiente, por A y Z en vez de x e y. Arbitrariamente asignamos el


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valor A = T a la sentencia la luz esta en rojo. Entonces automticamente A = F representa la
sentencia la luz est en verde. Anlogamente asociamos arbitrariamente Z = T con la sentencia
el mvil contina y obviamente Z = F el mvil se detiene. Esto nos lleva a representar lo
siguiente:

a)
A Z = F(A)
Verde Seguir
Rojo Detenerse

b)
A Z = F(A)
F V
V F

y la relacin funcional de a) se nos convierte en una tabla de VERDAD.

Funciones de una variable lgica
Todas las funciones posibles de Z = f(A) de una variable lgica estn representadas en las
siguientes tablas:

A Z=f(A) A Z=f(A) A Z=f(A) A Z=f(A)

F F F T F F F T
T T T F T F T T

(a) (b) (c) (d)

de estas tables se puede concluir que:

en (a) tenemos Z = A

en (b) tenemos Z = A

en (c) tenemos Z = F

en (d) tenemos Z = T

Podemos darnos cuenta que (c) y (d) no representan funciones por cuanto la salida es
independiente de la variable de la entrada. En tanto (a) representa una funcin identidad y (b) una
funcin de negacin.


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Funciones de dos variables lgicas

Consideremos ahora las funciones Z = f(A,B) de dos variables lgicas, como en el caso anterior las
combinaciones que se pueden obtener seran 16 pero de igual modo se obtienen combinaciones
que no representan funciones. De momento cosideraremos algunas funciones de inters especial.

La funcion AND
Una funcin lgica se define por una tabla de verdad. La funcin Z = f(A,B), definida por la siguente
tabla de verdad, es la funcin AND

A B Z= A and B

F F F
F T F y la representamos por Z = A and B
T F F
T T T

Como se puede deducir de la tabla de verdad la salida Z ser verdadera cuando A sea verdadera
Y (and) B sea verdadera. Cuando se vea ms adelante la notacin 0 y 1, la funcin asemeja a la
multiplicacin, pero sobreentendiendo que se refiere a una operacin lgica. Si invertimos la
posicin de las variables en la anterior tabla tendremos:

B A Z= A and B

F F F
T F F
F T F
T T T

Dado que se obtiene los mismos resultados podemos decir que para esta operacin lgica se
cumple la propiedad de conmutatividad que se han visto en matemticas. Esto es A and B = B and
A. ser Asociativa?.

Sea la siguiente tabla para 3 variables A, B, C:

A B C AB (AB)C BC A(BC)
------------------------------------------------------------------------------------------
F F F F F F F
F F T F F F F
F T F F F F F
F T T F F T F
T F F F F F F
T F T F F F F
T T F T F F F
T T T T T T T

Por lo tanto tambien se comprueba que (AB)C = A(BC), esto es la funcin and es asociativa.


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La funcin OR
La siguiente tabla de verdad describe la funcin lgica or

A B Z= A or B

F F F
F T T y la representamos por Z = A or B
T F T
T T T

Aqu vemos que la salida Z = f(A,B) es verdadera cuando A es verdadera o (or) B es verdadera o
Ambas. Esta operacin se asimila a la suma, por tanto se le conoce como suma lgica y se
representa con Z = A + B.
Como ejercicio puede probar si se cumple la conmutatividad y asociatividad respecto a esta
operacin. Esto es:
A + B = B + A
A + (B + C) = (A + B) + C

Como tambin si se cumple la distributividad del and respecto al or.
A(B + C) = AB + AC

Implementacin de un sistema lgico.

El concepto de variable lgica fue introducido en 1850 por el matemtico George Boole en relacin
con sus estudios de los procesos de pensamiento. El lgebra de variables lgicas, que veremos un
poco ms adelante, se le conoce como lgebra booleana. La adaptacin del lgebra booleana a
los sistemas digitales, objeto de nuestro interes actual, fue presentada en 1938 por Claude
Shannon.
Para dar un significado ms concreto al concepto de funcin lgica, que hemos estado
absorviendo, como la relevancia del trmino lgico consideremos la siguiente situacin referida a
la funcin and. Supongamos que se va en un avin conducido por 2 pilotos, si vieramos salir de la
cabina a uno de los piloto y al rato al otro, antes que volviese el primero, lgicamente
deduciramos que el avin est sin pilotos, y por tanto en una situacin de peligro y deberamos
tomar medidas de emergencia.
Podemos construir una sencilla mquina que realice la operacin lgica que deduzca la situacin
de peligro. Esta se ilustra a continuacin:

En los asientos de los pilotos ponemos conmutadores que hacen contacto cuando el piloto se
levanta de su asiento. Supongamos que A representa la variable lgica que es verdad puando Pa
(piloto a) no est en su asiento y falsa cuando lo est, y que B representa la variable para el piloto
Pb y Z una variable que es verdad cuando el aeroplano est sin pilotos. As cuando Z es verdad la


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maquina de la figura lo indicar haciendo sonar la alarma. Se tendr por tanto que la salida ser
verdadera cuando ambos pilotos han abandonado sus respectivos asientos, es decir Z = A and B.
Con una sencilla modificacin se puede alterar el funcionamiento de la mquina a fin de que nunca
un piloto pueda abandonar su puesto (operacin or).

Representacin de variables lgicas por tensiones elctricas.
En el caso visto anteriormente el valor de las variables lgicas era indicado por el contacto de un
conmutador, anlogamente hay muchas propiedades en la naturaleza a la que podramos asimilar
valores de variables lgicas, pensemos en temperatura, presin, etc. Actualmente lo ms normal
en los sistemas digitales rpidos es representar los valores lgicos de una variable por tensiones
elctricas mantenidas entre un par de conductores. Por ejemplo, podramos convenir que cuando
una variable lgica A se represente mediante una tensin V, la variable A = F cuando V = 3 Volt y
A = T cuando V = 7 volt. En la prctica, como mantener una tensin precisa es bastante difcil, se
adopta generalmente un rango de valores, por ejemplo F entre 2 volts y 3,5 volts y T entre 5,5 Volts
y 8 volts, y por supuesto no se permiten valores distintos a los comprendidos en ambos rangos.
En este ejemplo vemos que tanto el valor F como T son voltajes positivos y esto se conoce como
lgica positiva., Puede tambin tenerse la situacin de que ambos valores sean negativos e incluso
una mezcla de valores positivos y negativos teniendo as lgicas negativas o mixtas.
El smbolo del dispositivo que puede realizar el producto lgico Z = AB est representado en la
figura a) y para ms de 2 variables en la b), de igual modo en las figuras c) y d) se representa el
dispositivo para la funcin suma lgica para una y ms variables
En general, cualquier estructura de una funcin lgica se conoce como puerta lgica. As en las
figuras anteriores tenemos las puertas AND y OR. Las variables A, B, etc., representan las
entradas de la puerta y Z la salida.

Inversin
Un inversor es una puerta lgica que tiene solo una entrada y una sola salida y esta es el
complemento lgico de la entrada, as cuando la entrada es verdadera, la salida es falsa y
viceversa; es decir, cuando la entrada es A la salida es Z = A.
Su representacin es mediante el smbolo que se indica:
Lo esencial en el smbolo corresponde al pequeo crculo, que indica la inversin por cuanto se
utiliza en varias situaciones como se ilustra:

La notacin 0,1
Los posibles valores de una variable lgica lo hemos representado por T (verdadero) o F (falso).
Ahora introducimos una notacin alternativa, que como veremos tiene muchas caractersticas
tiles. Emplearemos la notacin A = 0 como alternativa a A = F y A = 1 como alternativa a A = T.
Debe recordarse en esencia que tanto el 0 o 1 son referidos a valores y no nmeros.
Si rehacemos las tablas de verdad de las funciones AND y OR utilizando esta nueva notacin
tendremos:

A B Z = A and B A B Z = A or B

0 0 0 0 0 0
0 1 0 0 1 1
1 0 0 1 0 1
1 1 1 1 1 1


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A * B = Z A + B = Z
0 * 0 = 0 0 + 0 = 0
0 * 1 = 0 0 + 1 = 1
1 * 0 = 0 1 + 0 = 1
1 * 1 = 1 1 + 1 = 1

Se aprecia el porque se asimila la funcin and con la multiplicacin, puesto que es equivalente a la
multiplicacin algebraica,, de igual modo la funcin or, salvo el ltimo termino es correspondiente a
la suma algebraica. En todo caso el 1 + 1 = 1, nos recuerda que estamos con lgica y no con
aritmtica y por tanto los 0 y 1 que se estn usando no son nmeros.

EL SISTEMA DE NUMERACIN BINARIO
En el sistema de numeracin cotidiano, el sistema decimal, empleamos diez dgitos (y de ah su
nombre), 0, 1, 2, 3, 4, 5, 6, 7, 8, y 9 para representar cualquier cantidad. As un valor superior a 9
se representa asignando un significado a la posicin o lugar en que se encuentra cualquiera de los
dgitos que componen la cifra. En nuestros primeros aos de escuela se nos ense que la
posicin menos significativa de una cifra (entera) corresponda a las unidades, la siguiente a las
decenas, y luego centenas, unidad de miles, decena de miles etc. Por ejemplo el nmero 64532
podramos decir que es la suma de:

60000 + 4000 + 500 + 30 + 2 o dicho de una forma ms cientfica

6 * 10
4
+ 4 * 10
3
+ 5 * 10
2
+ 3 * 10
1
+ 2 * 10
0

Y tenemos que podemos expresar cualquier cifra como sumas de potencias de 10 (base del
sistema decimal) multiplicadas por coeficientes apropiados o dgitos que componen el sistema de
numeracin. En resumen en el sistema decimal, 10 es la base o raz del sistema, tiene 10 dgitos
siendo el mayor 9.
En general un sistema de numeracin de base n, tiene n dgitos siendo el mayor de este n 1.
En relacin con sistemas descritos por variables lgicas resulta muy conveniente utilizar el sistema
de numeracin de base 2 (n = 2), que tendr 2 dgitos siendo el mayor el 1 (n 1). Este sistema es
conocido como el sistema binario y utiliza solamente los dgitos 0 y 1. Una ventaja de utilizar el
sistema binario es que podemos establecer una correspondencia uno-a-uno entre los dgitos
(nmeros) 0 y 1 y los valores lgicos (no nmeros) 0 y 1. Ordinariamente, la asociacin llega a ser
tan ntima y conveniente que a veces se pierde de vista la distincin.
Cuando un nmero se representa en el sistema binario, los dgitos individuales representan los
coeficientes de las potencia de 2, y ya que son solo 0s o 1s solo contribuirn a la suma las
potencias de 2 que solo tienen 1 en la posicin respectiva. Por ejemplo la representacin binaria
del nmero 19 en el sistema binario ser:

(10011)
2
= 1 * 2
4
+ 0 * 2
3
+ 0 * 2
2
+ 1 * 2
1
+ 1 * 2
0

= 16 + 0 + 0 + 2 + 1 = (19)
10

Para cifras de 5 posiciones binarias el numero mayor que se puede representar es 1 * 2
4
+ 1 * 2
3

+ 1 * 2
2
+ 1 * 2
1
+ 1 * 2
0
= 16 + 8 + 4 + 2 + 1 = 31


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En la siguiente tabla se muestran los equivalentes decimal y binario de nmeros del 0 31:

Decimal Binario
16-8-4-2-1
Decimal Binario
16-8-4-2-1
Decimal Binario
16-8-4-2-1
Decimal Binario
16-8-4-2-1
0 00000 8 01000 16 10000 24 11000
1 00001 9 01001 17 10001 25 11001
2 00010 10 01010 18 10010 26 11010
3 00011 11 01011 19 10011 27 11011
4 00100 12 01100 20 10100 28 11100
5 00101 13 01101 21 10101 29 11101
6 00110 14 01110 22 10110 30 11110
7 00111 15 01111 23 10111 31 11111

Conversiones entre nmeros binarios y decimales
La conversin de un binario a decimal es tal como lo vimos anteriormente, siguiendo las
operaciones aritmticas. De digital a binario se puede evaluar a la vista cuando es un nmero de
pocas posiciones, pero en general el mtodo que se sigue es dividir sistemticamente el nmero
por 2 hasta llegar a 0, como se ilustra a continuacin:

19 : 2 Resto

9 1 dgito menos significativo LSB
4 1
2 0 se lee en esa direccin
1 0
0 1 dgito ms significativo MSB

O sea (19)
10
= (10011)
2

Para el caso de nmeros menor a la unidad el procedimiento es el de multiplicar por 2 el nmero
decimal, y las partes decimales de los resultados. La cantidad de veces que se repite la operacin
es hasta que se haga cero la parte decimal o hasta obtener una cantidad necesaria, de acuerdo a
la exactitud que se desee.
Ejemplo. Convertir (0,69)
10
al sistema binario.

0 69 * 2
MSB 1 38 * 2
0 76 * 2
1 52 * 2
1 04 * 2
0 08 * 2
LSB 0 16 * 2
........
Finalmente la conversin de un nmero que contenga partes entera y decimal se realiza
convirtiendo separadamente las partes con los mtodos vistos y luego se combinan.

El equivalente binario de (0,69)
10
es el binario

( .101100 )
2


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Otros sistemas numricos de inters.
Los sistemas octal (base 8) y hexadecimal (base 16) resultan interesantes ya que tienen una
relacin especial con el sistema binario (ambos son potencias de 2). El sistema octal emplea los
dgitos 0, 1, 2, 3, 4, 5, 6 y 7, el hexadecimal los 10 dgitos habituales del sistema decimal (0 al 9) y
los otros seis requeridos se representan con las letras A, B, C, D, E y F.
Los mtodos vistos para conversin de binario a decimal y viceversa son vlidos tambin para
estos sistemas numricos.
Las relaciones especiales de los sistemas octal y hexadecimal con el binario surgen de que tres
dgitos binarios pueden representar exactamente 8 (2
8
) nmeros diferentes (del 0 al 7 que son los
dgitos del sistema octal) y con 4 dgitos binarios se puede representar exactamente 16 (2
4
)
nmeros diferentes.
En general la conversin de binario a octal o hexadecimal y viceversa se hace por agrupacin de
dgitos binarios como se comprob en clases.
A continuacin se presenta la conversin de un nmero binario con partes enteras y decimal a los
sistemas numricos mencionados:

Nmeros Binarios y Variables Lgicas
La utilidad especial del sistema de numeracin binario en relacin con el lgebra de las variables
lgicas proviene del hecho que estas tienen solo 2 valores y el sistema binario solo 2 dgitos. Esta
utilidad se realza, como veremos ahora, con la notacin 0 y 1 enunciada anteriormente.
Por ejemplo supongamos una funcin de 3 variables Z = f(A, B, C) y construyamos su tabla de
verdad. Las combinaciones que se pueden presentar, por el hecho de que cada variable tiene solo
dos posibles valores es de 8, ahora bien si pensamos en el sistema binario con 3 dgitos podemos
igualmente representar 8 valores, por tanto ordenamos las entradas en funcin de la combinacin
de 1s y 0s que se tiene en el sistema binario
Fila n A B C Z
0 0 0 0 0
1 0 0 1 0
2 0 1 0 0
3 0 1 1 1
4 1 0 0 1
5 1 0 1 1
6 1 1 0 1
7 1 1 1 1

La salida en este instante no es de importancia, en este momento, aunque Ud. podra verificar que
corresponde a Z = A + BC. Se a agregado a la tabla de verdad la columna Fila n que en realidad
se asimila al equivalente decimal de la combinacin de 0s y 1s que presentan las variables de


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entradas A, B y C considerando cada combinacin de estas como un nmero binario de 3
posiciones. Si bien el orden en que se presente una tabla de verdad es irrelevante, por propsitos
metodolgicos se ordena en la secuencia del equivalente binario que presentan las variables de
entrada. Lo importante que se obtiene de esta asignacin es que entrega una forma alternativa de
definir una funcin. De hecho podramos decir:

1) Z = A + BC
2) La funcin se define por la tabla de verdad de la figura anterior
3) La funcin se define en una tabla de verdad de 3 variables en las que la salida Z = 1 en
las filas 3, 4, 5, 6 y 7.
4) La funcin se define en una tabla de verdad de 3 variables en las que la salida Z = 0 en
las filas 0, 1 y 2.

Ntese que en las 2 ltimas se ha definido la funcin sin dar explcitamente la tabla de verdad.

TEOREMAS DEL LGEBRA BOOLEANA
Ahora vamos a desarrollar una serie de teoremas en los que aparecen las funciones AND, OR y
NOT, tiles para simplificar expresiones de variables lgicas. Emplearemos los smbolos de la
adicin y multiplicacin para representar esas operaciones y la notacin de 0 y 1 para indicar que
una variable lgica es falsa o verdadera respectivamente.
Existe un principio especial denominado de dualidad que al aplicarlo permite relacionar las
operaciones AND y OR. Por ejemplo 0 * 0 = 0, primera fila de la tabla de verdad de la funcin AND,
si primeros reemplazamos la operacin AND por OR y reemplazamos 1 x 0 tendremos 1 + 1 = 1
que es una ecuacin valida (ltima fila de la tabla de verdad de la funcin OR). Procediendo de la
misma forma puede verificarse que haciendo estos cambios a todas las ecuaciones de las tablas
de verdad AND se llega a una correspondencia uno a uno con las ecuaciones de la tabla de verdad
OR, y viceversa.
Consideremos inicialmente un teorema muy importante y, sin embargo, trivial. Partiendo de que
una variable lgica tiene solo 2 valores posibles, y estos son mutuamente excluyentes, llegamos a
que el resultado del complemento del complemento de una variable A es la misma variable, es
decir:
A = A o consecuentemente 0 = 1 y 1 = 0
Continuando tenemos (utilizando para representar la negacin):
A + 0 = A (1.a) A * 1 = A (1.b)
A + 1 = 1 (2.a) A * 0 = 0 (2.b)
A + A = A (3.a) A * A = A (3.b)
A + A = 1 (4.a) A * A = 0 (4.b)
Estos ocho teoremas manejan una sola variable y se han tabulado en parejas duales, es decir
aplicando el principio de dualidad de (1.a) se llega a (1.b).
En lo que sigue se tabulan teoremas que manejan 2 y 3 variables:
A + AB = A (5.a) A(A + B) = A (5.b)
AB + AB = A (6.a) (A + B)(A + B) = A (6.b)
A + AB = A + B (7.a) A(A + B) = AB (7.b)
A + BC = (A + B)(A + C) (8.a) A(B + C) = AB + AC (8.b)
AB + AC = (A + C)(A + B) (9.a) (A + B)(A + C) = AC + AB (9.b)
AB + AC + BC = AB + AC (10.a) (A + B)(A + C)(B + C) =(A + B)(A + C) (10.b)

La mayora de estos teoremas se demostraron en clases a travs de tablas de verdad y con
lgebra booleana.


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TEOREMA DE MORGAN

El ltimo teorema de la suficiente importancia como para merecer tratado aparte, se conoce como
teorema de Morgan. Este teorema y su dual se expresan:

A B C ... = A + B + C + .......

A + B + C + ..... = A B C ......

FUNCIONES LOGICAS
Formas estndar para funciones lgicas

Suma de Productos estndar

Con el fin de desarrollar un procedimiento para simplificar funciones, que como se vio en clases a
travs del lgebra de Boole depende mucho de la capacidad del alumno, se presenta a
continuacin 2 formas estndar para expresar funciones lgicas, la primera consiste en expresar la
funcin mediante suma de productos y la segunda en que la funcin se expresa en producto de
sumas.
La primera forma se ilustra a travs de los siguientes ejemplos:

Ejemplo. Dada la funcin de cuatro variables f(A,B,C,D) = (A + BC)(B + CD) expresarla como
suma de productos (nuevamente usamos para indicar el complemento).

Solucin. Aplicamos la ley distributiva:

f(A,B,C,D) = AB + ACD + BBC + BCCD y dado que BB = B y CC = 0

f(A,B,C,D) = AB + ACD + BC y entonces tenemos expresada la funcin en suma de productos
en que las variables aparecen complementadas o no, en forma individual.

Ejemplo. Dada la funcin lgica de 5 variables f(A,B,C,D) = (A + BC)(D + BE)
Expresarla como suma de productos.

Solucin. Aqu aplicamos primero el teorema de Morgan y luego la distributividad:
f(A,B,C,D) = (A + B + C)[D(BE)]
= (A + B + C)(D(B + E)
= (A + B + C)(BD + DE)
= ABD + ADE + BBD + BDE + BCD + CDE
= ABD + ADE + BD + BDE + BCD + CDE

Nuevamente tenemos expresada la funcin como suma de productos al igual que el ejemplo
anterior. Estos ejemplos indican como cualquier expresin lgica puede representarse como suma
de producto, aplicando los teoremas de Morgan y distributividad. En este desarrollo no nos
preocupamos en reducir a la expresin minima solo eliminamos terminos que se repitan o que
hacen 0 algn termino.


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Ahora en el siguiente ejemplo se aplicar una estandarizacin adicional que permitir que adems
de tener solo suma de productos cada termino incluir todas las variables de la funcin.

Ejemplo. Dada la funcion de 3 variables f(A,B,C) = A + BC , que ya est expresada en trminos de
suma de productos la transformamos a fin de tener todas las variables (A;B;C) en cada uno de los
trminos. Para esto multiplicamos cada termino por elementos neutros que tomen las variables que
no aparecen en el trmino (ej. (B + B) )

f(A,B,C) = A(B + B) (C + C) + BC (A +A)
= ABC + ABC + ABC + ABC + ABC + ABC eliminando el trmino repetido ABC la
expresin final es:
f(A,B,C) = ABC + ABC + ABC + ABC + ABC

Esta ltima expresin en que aparecen suma de productos y que cada termino contiene todas las
variables de la funcin, se conoce como la forma estandar de suma de productos, y si bien es
bastante ms complicada que la expresin de que partimos tiene una importancia para la
minimizacin grfica que estudiaremos ms adelante.
Cada uno de los trminos que aparece en la forma estandar es conocido como minterm.

Productos de Suma Estandar
Partiendo del principio de dualidad, podemos imaginar que una expresin logica puede tambien
expresarse por un producto de sumas estandar. Repitamos el primer ejemplo anterior.

Ejemplo. Dada la funcion de cuatro variables f(A,B,C,D) = (A + BC)(B + CD) expresarla como
productos de sumas.

Solucin. Previamente aplicamos la distributividad para generar la suma de productos, ahora lo
hacemos aplicando la expresin dual referenciada como (8.a) en los teoremas (pag 18):

f(A,B,C,D) = (A + BC)(B + CD)
= (A + B) (A + C) (B + C) (B + D)

y as tenemos expresada la funcin en trminos de producto de sumas.
Ejemplo. Dada la funcin lgica de 5 variables f(A,B,C,D) = (A + BC)(D + BE)
Expresarla como producto de sumas.

Solucin. Como en el caso de suma de productos, primero aplicamos el teorema de Morgan hasta
tener solo complementos a nivel de variable individual y luego aplicamos la distributividad.

f(A,B,C,D) = (A + B + C)[D(BE)]
= (A + B + C)(D(B + E)
= (A + B + C)(BD + DE)
hasta aqu es similar al desarrollo anterior, pero como debemos expresar como producto de sumas,
nos avocamos al segundo parntesis ya que el primero esta como suma:

= (A + B + C)(BD + D) (BD + E)
= (A + B + C)(B +D) (D + D) (B + E)( D + E)
= (A + B + C)(B +D) (D) (B + E)( D + E)


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Se pudo haber simplificado en la primera de las ltimas 3 expresiones el trmino BD + D = D,
pero no se hizo porque lo que se quiere ahora es simplemente poner de manifiesto una forma
particular de expresin y no la forma ms simple.
En cualquiera de los casos hemos podido expresar una funcin lgica como producto de sumas.
Sin embargo como en el caso de la suma de productos, no hemos llegado a la expresin estndar,
que en este caso cada suma entre parntesis debe contener todas las variables participantes.
Hagmoslo a traves del siguiente ejemplo:

Ejemplo. Considerar la funcin logica de 3 variables f(A, B, C) = A (B + C).

Solucin. Esta expresin ya est como productos de suma por lo tanto aplicaremos trminos
neutros a fin de tener todas las variables participando en las suma. En el parntesis no participa la
variable A o su complemento, como en el termino A no est B ni C o sus complementos, por tanto
aplicamos trminos neutros del tipo AA:
f(A, B, C) = A (B + C).
= (A + BB + CC) ( AA + B + C)
= (A + BB + C) (A + BB + C) (A + B + C) (A + B + C)
= (A + B + C) (A + B + C) (A + B + C) (A + B + C) (A + B + C)
(A + B + C) y eliminando el trmino duplicado (A + B + C)
tendremos finalmente

f(A, B, C) = (A + B + C) (A + B + C) (A + B + C) (A + B + C) (A+ B + C)

Correspondiente a la forma estandar de producto de sumas. Aqu cada uno de los trminos suma se le
denomina maxterm.

Numeracin de Minterm y Maxterm

Una vez introducida la organizacin y sitematizacion de expresiones para funciones lgicas trataremos de
encontrar un mtodo para numerar los minterms(productos completos) y maxterms (sumas completas).
Comencemos por los minterms, a titulo de ejemplo y para ser especfico, supongamos una funcin lgica de 3
variables A,B y C. Un minterm contendr exactamente una vez cada variable (complementada o no),
asignemos en los minterm el nmero binario 0 a las variables complementadas y el nmero 1 a las variables
no complementadas, de esta forma el minterm de las variables A, B y C se le asignanlos nmeros binarios 1,1
y 0 respectivamente; con estos 3 dgitos formamos el nmero binario que es el nmero del minterm. El valor
de este nmero de 3 dgitos depender, por supuesto, de las posiciones que ocupen estos digitos.
Supongamos por ejemplo que A es el MSB, B el siguiente y C el LSB, entonces para el caso que
estamos viendo el minterm correspondiente a ABC = 110 se referir como m
6
, por supuesto todo
depende del orden que se les de a las variables, pero una vez que se le da un orden cada minterm
debe ser expresado en el mismo orden, para nuestro caso todos los minterm deben ser
referenciado como ABC y no como ACB o CBA, esten las variables complementadas o no.
Aceptada esta convencin, para el caso de los maxterms la regla para asignar los dgitos 0 y 1 se
invierte (dualidad), esto es se le asigna 1 a las variables complementadas y 0 a las no
complementadas. As el maxterm A + B + C se le asigna el nmero binario 1 0 0 = 4 y se
representa como M
4
, Anlogamente el maxterm A + B + C es M
7
.

ESPECIFICACIONES DE FUNCIONES MEDIANTE MINTERMS Y MAXTERMS.
La forma ms conveniente para expresar una funcin lgica es a travez de minterms y maxterms,
as por ejemplo la funcin de suma de productos standard obtenida anteriormente ordenada de
menor a mayor:


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f(A,B,C) = ABC + ABC + ABC + ABC + ABC equivaldr a
011 100 101 110 111
3 4 5 6 7
f(A,B,C) = m
3
+ m
4
+ m
5
+ m
6
+ m
7
o alternativamente como
f(A, B, C) = m(3,4,5,6,7) o simplemente como (3,4,5,6,7)
Consideremos ahora el caso de producto de sumas y tomemos la expresin obtenida
f(A, B, C) = (A + B + C) (A + B + C) (A + B + C) (A + B + C) (A+ B + C)
000 001 010 011 110
0 1 2 3 6
f(A, B, C) = M0 + M1 + M2 + M3 + M6 o alternativamente como
f(A, B, C) = M(0,1,2,3,6) o simplemente como (0,1,2,3,6)

Relaciones entre Minterms, Maxterms y Tablas de Verdad
Est claro que una funcin lgica podemos expresarla en una tabla de verdad, por suma de
minterms o producto de maxterms, las relacines entre estas se representan en la siguiente figura:

Fila n A B C f(A,B,C)
0 0 0 0 1
1 0 0 1 0
2 0 1 0 1
3 0 1 1 1
4 1 0 0 0
5 1 0 1 0
6 1 1 0 1
7 1 1 1 1

f(A, B, C) = A B C + A B C + A B C + A B C + A B C
= (0, 2, 3, 6, 7)
= (A + B + C) (A + B + C) (A + B + C)
= (1, 4, 5)
De la tabla se observa que los minterms corresponden a la combinacin de entradas que producen
un 1 como salida, y los maxterms las combinaciones que producen como salida un 0.

DIAGRAMAS DE KARNAUGH

El diagrama o mapa de Karnaugh es un dispositivo extremadamente til para la simplifacacin y
minimizacin de expresiones algebraicas booleanas.

Un diagrama K es una figura geomtrica, que asocia una regin (compartimiento o casillero) a
cada fila de una tabla de verdad o dicho de otro modo cada casillero corresponde a algn minterm
o maxterm, por tanto existe una correspondencia 1 a 1 entre compartimientos y filas de tabla de
verdad y minterms o maxterms.

En general este mtodo grfico est orientado a solucionar la simplificacin de expresiones de ms
de 2 variables, por lo que veremos como se grafica el mapa K para 3 y 4 variables. Supongamos
una funcin f(A,B,C) y segn lo visto en la asignacin de minterms A es msb y C lsb, la
correspondencia entre el nmero de minterm en un diagrama K para 3 variables es el que se
indica:


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AB
C
0 0 0 1 1 1 1 0
0 0 2 6 4
1 1 3 7 5

Debe notar que entre casilleros adyacentes (al lado o abajo) siempre hay solo un cambio en alguna
de las variables. Por ejemplo entre 3 y 7 (011 y 111) solo cambia la variable A. Tambin debe
considerar que las orillas del mapa son adyacentes. Ej entre 0 y 4 (000 y 100) solo cambia A como
tambin entre 1 y 5 (001 y 101).
Para representar f(A, B, C) = (0, 2, 3, 6, 7) en un mapa K se procede en este caso poniendo un 1
en los casilleros correspondiente de cada minterm:
AB
C
0 0 0 1 1 1 1 0
0 1 1 1
1 1 1
Una vez representado el mapa vemos como se obtiene una expresin mnima de la funcin. El
mtodo consiste en agrupar los 1 adyacentes en la mayor cantidad posible y que la cantidad
represente potencias de 2 (2, 4, 8 ...).
Conviene empezar por los casilleros ms aislados. En el diagrama anterior el minterm 0, es el ms
aislado y lo podemos asociar solamente con el minterm 2 como se ilustra:
AB
C

0 0 0 1 1 1 1 0
0 1 1 1
1 1 1
Luego se asocia el resto de los 1 en el grupo central de 4, si bien se est reconsiderando el
minterm 010, esto no introduce error:
AB
C
0 0

0 1 1 1 1 0
0 1 1 1
1
1 1

Una vez que todos los 1 estan agrupados, estas agrupaciones se representan como productos
entre las variables que no cambian en la zona agrupada. En la primera agrupacin de los minterms
0 y 2 se tiene que la variables que no cambian son A y C (ambas mantienen el valor 0 y por eso


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se las pone complementadas); en la segunda agrupacin solo no cambia la variable B (permanece
en 1), por tanto la expresin mnima para esta funcin sera:
f(A, B, C) = AC + B Esto lo podra probar aplicando lgebra Booleana.
Para diagramar 4 variables se tiene el siguiente mapa K, donde se indica la numeracin de cada
casillero:
AB
CD
0 0 0 1 1 1 1 0
0 0 0 4 12 8
0 1 1 5 13 9
1 1
3 7 15 11
1 0
2 6 14 10
A continuacin se indican posibles asociaciones que se pueden realizar:

AB
CD
0 0 0 1 1 1 1 0
0 0

0 1

1 1

1 0

AB
CD
0 0
0 1
1 1
1 0
0 0

0 1

1 1
1 0


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AB
CD
0 0 0 1 1 1 1 0
0 0

0 1

1 1
1 0

AB
CD

0 0
0 1 1 1 1 0
0 0

0 1
1 1
1 0

Cuando una funcin lgica se ha expresado en forma estandar por medio de minterms, el
diagrama K puede utilizarse para simplificar la funcin aplicando lops siguientes principios:

1. La agrupacin de compartimientos (minterms) debe hacerse de forma tal que cada uno
est incluido como mnimo una vez. Como se sealo previamente un compartimiento
puede aparecer en distintas agrupaciones.
2. Las agrupaciones individuales deben seleccionarse de forma de comprender el mayor
nmero de compartimientos con el fin de incluirlos en el mnimo de agrupaciones posibles

EJERCICIOS.

Emplear mapas de Karnaugh para reducir las siguientes funciones:

1. f(A, B, C, D) = A B C + AD + BD + CD + AC + AB
2. f(A, B, C, D) = (A + B + C) (B + D) (A + C) (B + C)
3. f(A, B, C, D) = (0, 1, 4, 5, 9, 11, 14,. 15)
4. f(A, B, C, D) = (0, 1, 2, 3, 9, 10, 11, 13, 14, 15)
5. f(A, B, C, D) = (0, 5, 7, 13, 14, 15)
6. f(A, B, C, D) = (1, 4, 6, 8, 11, 13, 14)
7. f(A, B, C, D) = (0, 5, 7, 8, 9, 10, 11, 13)


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COMPUERTAS LGICAS

La puerta lgica es el bloque de construccin bsico de los sistemas digitales. Las puertas lgicas
operan con nmeros binarios. Por tanto las puertas lgicas se denominan puertas lgicas binarias.
En los circuitos digitales todos los voltajes, a excepcin de los voltajes de las fuentes de potencia,
se agrupan en dos posibles categoras: voltaje altos y voltajes bajos. No quiere decir esto que solo
se encuentren dos voltajes, si no que cierto rango de voltajes se define como alto y otro cierto
rango como bajos. Entre estos dos rangos de voltajes existen existe una denominada zona
prohibida o de incertidumbre que los separa.
Una tensin alta significa un 1 binario y una tensin baja significa un cero binario.
Todos los sistemas digitales se construyen utilizando tres puertas lgicas bsicas. Estas son las
puertas AND, la puerta OR y la puerta NOT.

LA PUERTA AND.

Figura 1: Circuito equivalente de una puerta AND
La puerta AND es denominada la puerta de << Todo o Nada >>. Observar el esquema de la figura
1, la cual muestra la idea de la puerta AND. Examinando de cerca el circuito, notamos que la
lampara encender solo si ambos interruptores se cierran o se activan simultneamente. Si uno de
los de los interruptores esta abierto, el circuito se interrumpe y la lampara no se enciende. Todas
las posibles combinaciones para los interruptores A y B se muestran en la tabla 1. La tabla de esta
figura que la salida (y) esta habilitada (encendida ) solamente cuando ambas entradas estn
cerradas.
Interruptores de
entrada
Luz de
salida
A B Y
Abierto
Abierto
Cerrado
Cerrado
Abierto
Cerrado
Abierto
Cerrado
Apagado
Apagado
Apagado
Encendido
Tabla 1: Combinaciones posibles de la compuerta AND

Con el nimo de presentar en forma ms compacta la tabla, anterior, convengamos en que la
condicin de interruptor cerrado la representamos con un 1, y la de interruptor abierto con un 0. De
manera similar, el encendido de la lampara la representamos con un 1. Y su apagado con un 0
(cero). Con estas convenciones, la tabla 1 nos quedara como en la tabla 2.


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A B Y
0
0
1
1
0
1
0
1
0
0
0
1
Tabla 2: Tabla 1 simplificada

LOS SMBOLOS DE LAS COMPUERTAS
Son una representacin grfica de la funcin que ayuda a visualizar las relaciones lgicas existente
en un diseo o circuito. En la figura 2 se muestra el smbolo de la compuerta AND con lo que se
quiere significar que esta compuerta AND es un dispositivo que posee dos entradas A y B y una
salida Y.

Figura 2: Smbolo de una compuerta AND
El lgebra booleana es una forma de lgica simblica que muestra como operan las compuertas
lgicas. Una expresin booleana es un mtodo << taqugrafo >> de mostrar que ocurre en un
circuito lgico. La expresin booleana para el circuito de la figura 3 es.
A B = Y
Figura 3: Expresin booleana de la compuerta AND

La expresin booleana se lee A AND B igual a la salida Y. El punto () significa la funcin lgica
AND en lgebra booleana, y no la operacin de multiplicar como en el lgebra regular.
Con frecuencia un circuito lgico tiene tres variables. La fig. 4 muestra una expresin booleana
para una puerta AND de tres entradas. El smbolo lgico para esta expresin AND de tres entradas
esta dibujada en la fig. 5. La tabla de verdad 3 muestra las 8 posibles combinaciones de la
variables a, b y c observar que solo cuando todas las entradas estn en 1 y la salida de la puerta
AND se habilita a 1.
A B C = Y
Figura 4: Expresin booleana para una compuerta AND de tres entradas

Figura 5: Compuerta AND de tres entradas


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A B C Y
0 0 0 0
0 0 1 0
0 1 0 0
0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
Tabla 3: Tabla de verdad de una compuerta AND de tres entradas

LA PUERTA OR

Figura 6: CIrcuito equivalente de una compuerta OR
La puerta OR se denomina y la puerta de << cualquiera o todo >>. El esquema de la figura 6 nos
muestra la idea de la puerta OR, en el cual los interruptores han sido conectados en paralelo. El
encendido de la lampara se producir si se cierra cualquiera de los dos interruptores o ambos.
Todas las posibles combinaciones de los interruptores se muestran en la tabla 4. La tabla de
verdad detalla la funcin OR del circuito de interruptores y lampara.

Interruptores de
entrada
Luz de
salida
A B Y
Abierto
Abierto
Cerrado
Cerrado
Abierto
Cerrado
Abierto
Cerrado
Apagado
Encendido
Encendido
Encendido

Tabla 4: Combinaciones posibles de la compuerta OR


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La tabla de la 4 describe el funcionamiento del circuito. Observamos, que de las 4 posibles
combinaciones de cierre y apertura de los interruptores, 3 de ellas producen el encendido de la
lampara , y de nuevo utilizando la convencin de representar la condicin cerrado o encendido por
un 1 y la de abierto o apagado por un 0, se obtiene la tabla de verdad de la tabla 5.
A B Y
0
0
1
1
0
1
0
1
0
1
1
1

Tabla 5: Tabla de verdad de una compuerta OR de dos entradas
El smbolo lgico estndar para la puerta OR esta dibujado en la fig. 7. observar la forma diferente
de la puerta OR. La expresin booleana abreviada para esta funcin OR es A + B = Y observar que
smbolo + significa OR en lgebra booleana. la expresin ( A+ B = Y ) se lee A OR B igual a salida
Y .

Figura 7: Smbolo de una compuerta OR
La expresin booleana, smbolo y tabla de verdad de una puerta OR de tres entradas o variables
estn dibujadas en las figuras 8, 9, y en tabla 6.
A + B + C = Y
Figura 8: Expresin booleana para una compuerta OR de tres entradas

Figura 9: Compuerta OR de tres entradas
A B C Y
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1
Tabla 6: Tabla de verdad de una compuerta OR de tres entradas


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LA PUERTA NOT
Las dos compuertas descritas anteriormente poseen cada una dos entradas y una salida. La
compuerta NOT o inversora, posee una entrada y una salida como se muestra en la Fig. 10. Su
funcin es producir una salida inversa o contraria a su entrada es decir convertir unos a ceros y
ceros a unos. La tabla de verdad 7 resume el funcionamiento de esta compuerta.

Figura 10: Smbolo de una compuerta NOT
A Y
0 1
1 0
Tabla 7: Tabla de verdad de una compuerta NOT
La expresin booleana para la inversin es = A. La expresin = A indica que A es igual a la
salida no A. Un smbolo alternativo para la puerta NOT o inversor, se muestra a continuacin.

Figura 11: Smbolo alternativo de una compuerta NOT
El crculo inversor puede estar en la parte de entrada o de salida del smbolo triangular. Cuando el
circulo inversor aparece en la parte de la entrada del smbolo NOT, el diseador habitualmente
intenta sugerir que esta una es una seal activa en baja. Una seal activa en baja requiere que una
tensin baja active alguna funcin en circuito lgico.

LA PUERTA NAND
Una compuerta NAND es un dispositivo lgico que opera en forma exactamente contraria a, una
compuerta, AND, entregando una salida baja cuando todas sus entradas son altas y una salida alta
mientras exista por lo menos un bajo a cualquiera de ellas .
Considerar el diagrama de los smbolos lgicos de la fig. 12, una puerta AND esta conectada a un
inversor. Las entradas A y B realizan la funcin AND y forma la expresin booleana A B la puerta
NOT invierte A B a la derecha del inversor se aade la barra de complementaron a la expresin
booleana obtenindose A B = Y a este circuito se denomina NOT-AND o NAND.

Figura 12: Circuito equivalente de una compuerta NAND
El smbolo lgico convencional para la puerta se muestra en el diagrama de la fig. 13 observar que
el smbolo NAND es smbolo AND con un pequeo circulo a la salida. El crculo a veces se
denomina crculo inversor. Esta es una forma simplificada de representar la puerta NOT. La tabla
de verdad describe la operacin exacta de la puerta lgica. La tabla de la verdad para la puerta


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NAND se ilustra en la tabla 8, observe como sus salida son las inversas de las salidas de la puerta
AND.

Figura 13: Smbolo lgico de una compuerta NAND
A B NAND AND
0
0
1
1
0
1
0
1
1
1
1
0
0
0
0
1
Tabla 8: Tabla de verdad de una compuerta NAND de dos entradas

La operacin de una puerta NAND es anloga a la del circuito elctrico mostrado en la fig. 14 los
interruptores A y B representan las entradas de la puerta y la lampara ( Y ) su salida .

Figura 14: Circuito elctrico equivalente de una compuerta NAND

Debido a que los interruptores A y B estn en serie entre si y en paralelo con la lampara (Y) , esta
ultima solo se apaga cuando ambos interruptores estn cerrados y permanece encendida mientras
cualquiera de ellos este abierto.
LA PUERTA NOR
Considerar el diagrama lgico de la fig. 15. Se ha conectado un inversor a la salida de una puerta
OR . la expresin booleana en la entrada de un inversor es A + B . el inversor complementa la
salida de la puerta OR , lo que se indica colocando una barra encima de la expresin booleana.
Obteninose A+B = Y. Esta es una funcin NOT-OR. La funcin NOT-OR puede representarse por
un smbolo lgico llamado puerta NOR que se ilustra en el diagrama de la fig. 16. Observar que se
ha aadido un pequeo crculo inversor al smbolo OR para formar el smbolo NOR.

Figura 15: Circuito equivalente de una compuerta NOR


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Figura 16: Smbolo lgico de una compuerta NOR

Podemos decir que este dispositivo lgico opera en forma exactamente opuesta a una puerta OR ,
entregando una salida alta cuando todas sus entradas son bajas y una salida baja cuando existe
por lo menos un alto en cualquiera de ellas .
La operacin de una puerta NOR es anloga a la del circuito elctrico mostrado en la fig. 17 los
interruptores A y B representan las entradas de la puerta y la lampara (Y) su salida.

Figura 17: Circuito elctrico equivalente a una compuerta NOR
Debido a que los interruptores A y B estn en paralelo entre si y con la lampara (Y) esta ultima solo
enciende cuando ambos interruptores estn abiertos y permanece apagada mientras cualquiera de
ellos , o ambos , estn cerrados.
La tabla de verdad 9 detalla la operacin de la puerta NOR. Es complemento ( ha sido invertida )
de la columna OR en otras palabras , la puerta NOR pone un 0 donde la puerta OR produce un 1

A B NOR OR
0
0
1
1
0
1
0
1
1
0
0
0
0
1
1
1

Tabla 9: Tabla de verdad de una compuerta NOR de dos entradas

LA PUERTA OR EXCLUSIVA O XOR
La OR - exclusiva se denomina la puerta de << algunos pero no todos >>. El trmino OR -
exclusiva con frecuencia se sustituye por XOR. La tabla de verdad para la funcin XOR se muestra
en la tabla 10 . un cuidadoso examen muestra que esta tabla de verdad es similar a la tabla de
verdad OR, excepto que cuando ambas entradas son 1 la puerta XOR genera un 0.
A B OR XOR
0
0
1
1
0
1
0
1
0
1
1
1
0
1
1
0

Tabla 10: Tabla de verdad de una compuerta XOR de dos entradas
La operacin de una puerta XOR es anloga a la del circuito elctrico mostrado en la fig. 18. los
interruptores A y B simulan las entradas y la lampara (Y) la salida.


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Figura 18: Circuito elctrico equivalente de una compuerta XOR

Los interruptores A y B estn acoplados mecnicamente a los interruptores A y B de modo que
cuando A se cierra entonces A se abre y viceversa. Lo mismo puede decirse del interruptor B con
respecto al B.
Cuando los interruptores A y B estn ambos cerrados o ambos abiertos la lampara no enciende.
En cambio, cuando uno de ellos, por ejemplo el A , esta abierto y el otro, B, esta cerrado, entonces
la lampara se enciende.
Una booleana para la puerta XOR puede obtenerse de la tabla de verdad la fig. 19 la expresin es
A B + B = Y a partir de esta expresin booleana puede construirse un circuito lgico utilizando
puertas AND, puertas OR e inversores dicho circuito aparece en la fig. 19 a este circuito lgico
realiza la funcin lgica XOR.

Figura 19: Circuito lgico que realiza la funcin XOR

El smbolo lgico convencional para la puerta XOR se muestra en la fig. 20 la expresin booleana
A B, es una expresin XOR simplificada. el smbolo significa la funcin XOR en lgebra
booleana. Se dice que las entradas A y B de la fig. 20 realiza la funcin OR - exclusiva.

Figura 20: Smbolo lgico de una compuerta XOR

LA PUERTA NOR EXCLUSIVA O XNOR
Una compuerta NOR - exclusiva o XNOR opera en forma exactamente opuesta a una compuerta
XOR, entregando una salida baja cuando una de sus entradas es baja y la otra es alta y una salida
alta cuando sus entradas son ambas altas o ambas bajas.
Es decir que una compuerta XNOR indica, mediante un lgico que su salida, cuando las dos
entradas tienen el mismo estado. Esta caracterstica la hace ideal para su utilizacin como
verificador de igual en comparadores y otros circuitos aritmticos. En la figura 21 se muestra el
smbolo lgico, y en la tabla 11 el funcionamiento de una compuerta XNOR. La expresin Y = A
B pude leerse como Y = A o B exclusivamente negada.

Figura 21: Smbolo lgico de una compuerta XNOR


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A B Y
0
0
1
1
0
1
0
1
1
0
0
1

Tabla 11: Tabla de verdad de una compuerta XNOR de dos entradas

Para efectos prcticos una compuerta XNOR es igual una compuerta XOR seguida de un inversor.
En la fig. 22 se indica esta equivalencia y se muestra un circuito lgico de compuertas AND , OR y
NOT que opera exactamente como una compuerta X NOR.

Figura 22: Circuito lgico que realiza la funcin XNOR
La operacin de una compuerta XNOR es anloga a la del circuito elctrico mostrado en la figura
23 los interruptores A y B estn acoplados de la misma forma que el circuito XOR. Cuando los
interruptores A y B estn ambos cerrados o ambos abiertos, la lampara se enciende. En cambio
cuando uno de ellos por ejemplo el A esta abierto y el B esta cerrado , entonces la lmpara no se
enciende.

Figura 23: Circuito elctrico equivalente de una compuerta XNOR

DECODIFICADORES Y CODIFICADORES.
Se estudian en esta unidad 2 circuitos combinacionales tpicos muy utilizados en los sistemas
digitales.

Decodificadores.
El decodificador se define como un circuito combinacional que toma como entradas cdigos
binarios y los representa en la salida de una forma directa, como por ejemplo salida en 7
segmentos o simplemente con un orden posicional.
Un decodificador bsico es el decodificador binario. Se define una decodificador binario n a 2
n

como una red lgica combinacional con n lneas de entrada y 2
n
seales de salida, como se ilustra
a continuacin:


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ESTRUCTURA DE CIRCUITOS DECODIFICADORES
Un decodificador binario de 2 a 4 se ilustra en la siguiente figura:

1
2
3
4
5
6
9
10
8
12
13
11
2
1
4
3
B
A
m0
m1
m2
m3

Se han representado las salidas como m ya que como podr deducirse del diagrama lgico cada
salida corresponde a un mintermino de las entradas A y B. Dado esto tambin el decodificador
binario se conoce como generador de minterminos, y obviamente se puede utilizar como
generador de funciones lgicas.
Adicionalmente a este tipo de circuito de tipo modular (integrado en un chip) se le agrega una
entrada extra que es de habilitacin (enable), esto es el circuito cumplir su funcin en cuanto este
habilitado, de lo contrario sus salidas estarn todas inactivas. En la siguiente figura se muestra un
decodificador de 2 a 4 con entrada de habilitacin:


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Ntese que el decodificador se implement con puertas NAND, por lo que se obtiene en las salidas
los min-trminos complementados (esto es comn en los circuitos comerciales). Si la entrada
ENABLE est en 1 el circuito estar habilitado por lo que una de las salidas estar activa (como las
salidas son complementos se entender como activa que una de las salidas est en 0 y el resto en
1), si ENABLE es 0 todas las salidas estarn en 1 (desactivadas).

El diagrama simplificado y la tabla de verdad que se obtiene para el circuito anterior se muestran a
continuacin:

Decodificadores Comerciales o MSI Standard
Se producen varios mdulos decodificadores MSI Standard para diversos valores de n y diversas
configuraciones de entradas para control de activacin. En este punto mostraremos
decodificadores de 2 a 4 y 3 a 8 fabricados por la Texas Instruments.

Ambos mdulos estn encapsulados en chips de 16 pines. El SN74LS139 incluye 2
decodificadores de 2 a 4 independientes. Ntese que en el SN74LS139 existe una entrada de
habilitacin para cada decodificador (G) que est complementada, por lo que un decodificador
estar activo o habilitado cuando esta entrada sea 0 e inactivo cuando sea 1. En el SN74LS138
existen 3 entradas para habilitar el chip (G1, G2A, G2B) que debern estar en la combinacin 1,0,
0 para habilitarlo. (en anexos se entregan hojas de especificaciones de MSI estndar que se
estudiarn en esta unidad y la siguiente).


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APLICACIONES DE DECODIFICADORES

Implementacin de Funciones Lgicas
Como se explico previamente, el decodificador es conocido como generador de mintrminos por lo
que es dable utilizarlo en la generacin de funciones lgicas. Una funcin lgica la podemos
representar como suma de mintrminos o producto de maxtrminos y dado que un mintrmino es
el complemento de un maxtrmino (ej el mintrmino ABC corresponde a m2, si lo
complementamos y aplicamos Morgan obtendremos A + B + C que corresponde a M2) existen
varia combinaciones que permiten generar una funcin a travs de un decodificador. Esto lo vemos
con el siguiente ejemplo:
Se tiene la funcin lgica de 3 variables f(X, Y, Z) = m(0, 1, 4, 6, 7) que tambin la
podemos expresar como M(2, 3, 5), esta se puede implementar de las siguientes formas:

a) Mediante un decodificador con salidas activas altas (mintrminos) y con una
compuerta OR que se representara como f(X, Y, Z) = m0 + m1 + m4 + m6 + m7.
b) Usando un decodificador con salidas activas bajas (mintrmino complementado o
maxtrmino) y una compuerta NAND; f(X, Y, Z) = (m0 * m1 * m4 * m6 * m7 )
Nota: la negacin se est representando con la cremilla simple .
c) Usando un decodificador con salidas activas altas con una compuerta NOR de la
forma de obtener f(X, Y, Z) = (m2 + m3 + m5) = M2 * M3 * M5.
d) Usando un decodificador con salidas activas baja con una compuerta AND que en
este caso se obtendr f(X, Y, Z) = m2 * m3 * m5 = M2 * M3 * M5.
Si utilizamos un decodificador SN74LS138N para obtener las funciones, dado que las seales son
activas bajas, implementamos b) y d) de la forma que se ilustra:

Y0
15
Y1
14
Y2
13
Y3
12
Y4
11
Y5
10
Y6
9
Y7
7
A
1
B
2
C
3
G1
6
~G2A
4
~G2B
5
U3
74LS138N
Y0
15
Y1
14
Y2
13
Y3
12
Y4
11
Y5
10
Y6
9
Y7
7
A
1
B
2
C
3
G1
6
~G2A
4
~G2B
5
U4
74LS138N
U5
NAND5
U6
AND3

Expansin de Decodificadores
Los decodificadores standard generalmente se tienen de la forma 2 a 4, 3 a 8 o 4 a 16 (24 pines),
sin embargo muchas aplicaciones en el computador utilizan informacin de mas bits (32, 64, etc.)


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por lo que para utilizar decodificadores para palabras de gran cantidad de bits se combinan
decodificadores para obtener decodificadores expandidos de 5 a 32, 6 a 64, etc.
Como ejemplo consideremos el MSI SN74LS139N, que como se ilustr anteriormente corresponde
a 2 decodificadores de 2 a 4, y convirtmoslo a un decodificador de 3 a 8. En general para
provocar la expansin se conectan en paralelo las entradas de cada decodificador, y a ellas las
variables de entradas menos significativas y con las variables de entrada ms significativas se crea
un circuito lgico que controle las los terminales ENABLE de forma de ir activando o desactivando
cada uno de los decodificadores que participan.
En el circuito que se muestra a continuacin las entradas I01 e I02, que corresponden a los LSB,
se conectan a las entradas del ambos decodificadores, y la entrada I03 (MSB) la conectamos a
travs de un inversor al pin de habilitacin del decodificador superior y en forma directa al
decodificador superior:
1Y0
4
1Y1
5
1Y2
6
1Y3
7
1A
2
1B
3
~1G
1
U1A
74LS139N
2Y0
12
2Y1
11
2Y2
10
2Y3
9
2A
14
2B
13
~2G
15
U1B
74LS139N
IO1
IO2
IO3
2
1
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7

Cuando las combinaciones de entradas van desde I03, I02, I01 = 000 hasta 011, estar habilitado
el decodificador U1A, por lo que se irn activando sucesivamente Y0, Y1, Y2, Y3. Luego a partir de
I03, I02, I01 = 100 hasta 111dado que I03 = 1 se desactivar U1A y se activar U1B.
Una expansin un poco ms compleja de 4 a 16 utilizando el SN74LS139N se muestra a
continuacin:


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A diferencia del caso anterior aqu se necesitaba utilizar las 2 entradas MSB para habilitar cada
uno de los 4 decodificadores y se utiliz un quinto decodificador para generar las seales de
habilitacin y deshabilitacin.
Los decodificadores tienen muchas aplicaciones en la sntesis de redes digitales de conmutacin,
sin embargo su uso como decodificadores de direcciones en las memorias de los computadores y
los dispositivos de entrada y salida es tal vez uno de los ms importantes. En esta aplicacin cada
uno de los 2
n
dispositivos (celdas de memoria o puertos de entrada salida) tiene asignado un nico
nmero binario de n bits, o direccin, que permite distinguirlo de los dems dispositivos. Un
computador designa un dispositivo especifico para que intervenga en una operacin transmitiendo
su direccin por n lneas de seal. Como se muestra en la figura:

Un decodificador n a 2n decodifica la direccin de n bits enviada por el procesador y procede a
activar una de las 2n lneas de salida para tener acceso a uno de los dispositivos.

Codificadores
Realiza la funcin inversa a los decodificadores es decir toma seales de entradas no codificadas y
entrega una salida codificada, generalmente del tipo de cdigo binario.
Un codificador podramos definirlo como aquel mdulo lgico combinacional que asigna un cdigo
de salida nico (n binario) a cada combinacin de entrada aplicada.

Codificador con entradas mutuamente excluyente
Como en el caso de los decodificadores que solo permite solo una salida activa cuando el mdulo
est habilitado, consideremos un codificador que permita solo una de sus entradas activa; si se
tienen 4 lneas de entrada la tabla de verdad resultante sera la siguiente:

Ntese que la salida corresponde al equivalente binario del subndice de la entrada. Adems
visualmente puede deducirse cuando sern 1 las variables de salida A1 y A0, esto es:

A1 = X2 + X3 y A0 = X1 + X3
Por lo que para este codificador bsico de 4 entradas y 2 salidas, con la condicin de exclusin
mutua en las entradas se tendr el siguiente circuito:
.


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1
2
3
4
5
6
X1
X3
X2
A0
A1

Codificador con Prioridad
En los mdulos que se producen comercialmente, se encuentran los codificadores con prioridad,
que a diferencia del codificador bsico visto, permite que ms de una entrada este activa
entregando como salida el equivalente binario de la entrada con mayor prioridad que generalmente
se asigna al subndice mayor. Esto es si consideramos el codificador bsico, y tenemos activas las
entradas X1 y X2, en la salida se tendr A1 = 1 y A0 = 0, que es el equivalente binario de 2 que
corresponde al subndice mayor de las entradas que estn activas.
Adems se incluyen en este tipo de codificador 2 salidas extras Gs y Eo, la primera indica si hay de
una o ms entradas activas y la segunda cuando ninguna seal esta activa, obviamente estas
salidas son complementarias, es decir Gs = Eo y viceversa.
Con estas nuevas condiciones rediseemos nuestro codificador bsico agregando la resolucin de
prioridad, estructurado en la siguiente tabla de verdad:

Tabla de verdad para un codificador 4 a 2 con prioridad
ENTRADAS SALIDAS
X3 X2 X1 X0 A1 A0 Gs Eo
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 1 1 0
0 0 1 1 0 1 1 0
0 1 0 0 1 0 1 0
0 1 0 1 1 0 1 0
0 1 1 0 1 0 1 0
0 1 1 1 1 0 1 0
1 0 0 0 1 1 1 0
1 0 0 1 1 1 1 0
1 0 1 0 1 1 1 0
1 0 1 1 1 1 1 0
1 1 0 0 1 1 1 0
1 1 0 1 1 1 1 0
1 1 1 0 1 1 1 0
1 1 1 1 1 1 1 0
Reduciendo por Karnaugh se obtienen las siguientes ecuaciones:
A1 = X2 + X3
A0 = X3 + X1X2
Eo = Gs
Eo = (X1 + X2 + X3 + X4)
Finalmente su diagrama lgico se muestra a continuacin:


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1
2
3
4
5
6
2
1
4
3
1
2
3
Gs
Eo
2
3
1
9
10
8
12
13
11
X0
X1
X2
X3
A1
A0

El alumno podr ejercitarse generando un codificador con prioridad inversa, esto es que cuando
exista ms de una entrada activa genere como salida el cdigo binario de la entrada de subndice
menor.

Codificadores Comerciales o MSI Standard
Los codificadores ms utilizados de la familia TTL corresponden a los que se ilustra, y cuyas hojas
de trabajo se entrega en anexo:
A
9
B
7
C
6
D
14
3
13
4
1
5
2
2
12
1
11
8
5
7
4
6
3
9
10
74LS147N
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
74LS148N
E0

El SN74LS147 es un codificador con prioridad del tipo 10 a 4 utilizado principalmente para codificar
a BCD, por lo que no trae entradas o salidas extras, ya que en estas aplicaciones no se requiere
expandir, recuerde que para obtener cdigo BCD se requieren 4 salidas solamente. Ud. podr
darse cuenta adems que no requiere la entrada 0 ya que si no hay entradas presentes (una
entrada presente significa un 0 en alguna de las entradas, esto debido al inversor presente), la
salida ser 0 (en realidad como esta complementada se tendr 1111)
Por su parte el SN74LS148 sigue el esquema del codificador diseado previamente agregndosele
adems la entrada de habilitacin similar a los decodificadores, por lo que en forma anloga a los
decodificadores, tambin se puede expandir este tipo de codificador.
Para aclarar lo de las entradas y salidas complementadas planteemos el siguiente ejemplo
utilizando el SN74LS148:
Cual es el cdigo de salida ( Eo, Gs, A2, A1, A0) en las condiciones de entrada siguiente:
(EI, 7, 6, 5, 4, 3, 2, 1, 0) = (0, 1, 0, 1, 0, 1, 0, 1, 1)

Solucin:
Puede chequear tabla de verdad en la hoja de trabajo del decodificador. La entrada as expresada
significa que EI = 0 (seal de habilitacin), por lo que el chip est habilitado, adems estn activas
todas las entradas con un 0, es decir entradas 6, 4, 2, lo que implica que Gs es verdadero ya que


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hay ms de una entrada activa y dada la negacin que tiene esta salida presentar un 0 por
consecuencia Eo ser falsa y como tambin est negada presentar un 1.
La entrada activa de mayor ndice es la 6, por lo que a la salida A2, A1, A0 representarn al cdigo
6 en binario pero negado, en definitiva la respuesta a la condicin enunciada ser:
(Eo, Gs, A2, A1, A0) = (1, 0, 0, 0, 1)
Si el problema hubiese sido planteado en forma inversa por ejemplo bajo que condiciones de
entrada se obtendr la salida (Eo, Gs, A2, A1, A0) = (1, 0, 0, 0, 1) la respuesta debera ser:
Dada estas condiciones A2, A1, A0 = 0, 0, 1 y como las salidas estn complementadas el
subndice de la entrada activa ms prioritaria es 110 que corresponde a la entrada 6, el resto de las
entradas puede ser 0 o 1 y las represento con una condicin no importa, de este modo la
respuesta es:
(EI, 7, 6, 5, 4, 3, 2, 1, 0) = (0, 1, 0, X, X, X, X, X, X)

Expansin de Codificadores
As como en el caso de un procesador que controla varios perifricos a travs de una direccin
binaria puede entregar una seal de seleccin a uno de estos a travs de una salida de un
decodificador, igualmente los perifricos pueden enviar al procesador una seal de solicitud de
atencin a travs de un codificador a fin de que el procesador traduzca la seal y determine la
direccin del perifrico que debe atender.
El esquema sera el siguiente:

Cuando se requiere tener mayor cantidad de lneas de las que provee un codificador estndar se
recurre a expandirlos conectando codificadores en cascada. Se describe a continuacin el uso de 2
SN74LS148 para formar un codificador 16 a 4.
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
74LS148N
E0
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
74LS148N
E0
74LS08N
4
5
6
74LS08N
9
10
8
74LS08N
12
13
11
S2
S1
S0
S3
I08'
I09'
I10'
I11'
I12'
I13'
I14'
I15'
I00'
I01'
I02'
I03'
I04'
I05'
I06'
I07'

El decodificador superior tiene las entradas MSB con respecto al inferior.


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Aqu al contrario del decodificador se unen las salidas correspondientes de cada codificador a
travs de una puerta AND (si las salidas no estuvieran complementadas debiera usarse una puerta
OR) generando las 3 posiciones menos significativas de la salida, la posicin MSB de la salida (S3)
se obtiene directamente de Gs del codificador superior. Note que el codificador inferior solo se
habilita cuando Eo del superior est en 0, y esto ocurre cuando ninguna entrada del codificador
superior esta activada. En cambio el superior siempre est activado.
Por ejemplo supongamos que se activa la entrada I13 (en realidad entrada 5 del codificador
superior), al tener una entrada presente la seal Eo de este codificador es 1, lo que deshabilita el
codificador inferior ( todas sus salidas quedan en 1) en tanto Gs del superior estar en 0 porque
tiene entradas presente, por lo que S3 = 0. La entrada 5 activa del codificador superior producir la
salida A3A2A1 = 010 ( que corresponde al cdigo 5 negado) que pasadas por las puertas AND se
operarn con las correspondientes salidas del codificador inferior que estn en 1, por lo que S2,
S1, S0, tendr los valores de A2, A1, y A0 del codificador superior. En definitiva el cdigo de salida
S3 S2 S1 S0 = 0010, que si lo complementamos corresponde a 13 (1101).
Una expansin un poco mas complicada utilizando 4 SN74LS148 se muestra en la figura:

9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
E0
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
E0
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
E0
9
7
6
14
13
1
2
12
11
10
4
3
5
15
0
2
3
4
5
6
7
~EI
A0
A1
A2
1
GS
E0
9
10
12
13
8
1
2
4
5
6
9
10
12
13
8
1
2
3
4
5
6
S0
S1
S2
S3
S4

El nico cambio que tiene con el anterior reside en la generacin de S3 y S4 en que se hace el
producto del Gs MSB con los correspondientes de los inmediatamente siguientes.


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Biestables y Flip Flop
Lo estudiado en las unidades previas e implementaciones de circuitos lgicos realizados han
correspondido a lgica combinacional, esto es, las salidas se caracterizaban por ser funcin
solamente de las variables de entrada. En este y el siguiente captulo nos referiremos a los
circuitos secuenciales que ha diferencia de lo anterior las salidas son funcin tanto de las entradas
como del estado del circuito.
Tanto los circuitos combinacionales como los secuenciales estn constituidos por puertas lgicas.
El esquema bsico de un circuito secuencial es como el que se muestra en la figura:
Se aprecia que las entradas al circuito corresponden a entradas externas y el estado de este,
(Estado Presente), que a su vez es una salida realimentada. Por cierto las salidas corresponden a
las salidas externas y el estado siguiente del circuito (Estado Futuro).
El concepto de estado presente y futuro conlleva necesariamente a que el circuito deba contar con
la capacidad de recordar su estado, es por lo cual la realimentacin del estado se ha graficado
como un bloque de memoria.
En esta primera parte no referiremos a los elementos que constituyen este bloque de memoria y
que corresponden a dispositivos electrnicos conocidos como biestables y se evolucin hasta
llegar a los ms conocidos como Flip-Flops.

Biestables
Como se deduce del nombre este circuito electrnico presenta 2 estados estables. Vase la
siguiente figura en que se han conectado 2 inversores y una forma alternativa de graficarlos:
2
1
4
3
6
5
8
9
Q QN
IO3
IO1

Q y QN corresponden a salidas. Se puede apreciar que si el inversor superior tiene salida 0 el
inferior tendr salida 1 y como la salida de este ltimo es la entrada al inversor superior el circuito
permanecer indefinidamente en ese estado. Ahora si por algn momento conectamos brevemente
una seal correspondiente a un 1 lgico a la entrada del inversor inferior este reaccionara
entregando un 0 a la salida y por consecuencia el inversor superior tomar el estado 1 y
permanecer en ese estado indefinidamente. Por tanto el circuito mostrado muestra 2 estados
estables en el tiempo, y adems las 2 salidas que graficamos Q y QN son complementarias entre
s.

CIRCUITO
SECUENCIAL
Memoria
Entradas Salidas
Estado
Presente
Estado
Futuro


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El circuito al que hicimos referencia se conoce como cerrojo bsico (latch) y es pese a su sencillez
uno de los circuitos ms importantes de la electrnica digital pues constituye el elemento bsico de
memoria.
Los biestables que estudiaremos, que en si son circuitos secuenciales constituidos por puertas
lgicas capaces de almacenar un bit, que dicho de paso es la informacin binaria ms elemental,
los clasificaremos segn el siguiente cuadro:

Biestables Asncronos.

Como asncronos se conocen los biestables que reaccionan al cambio de las entradas en
cualquier momento, a diferencia de los sncronos que reaccionan a las entradas en
momentos determinados por una seal de reloj, como veremos ms adelante.

Biestable RS
Un cerrojo como el que se mostr previamente no es de tanta utilidad si no cuenta con entradas,
por lo tanto los cerrojos prcticos se realizan con puertas inversoras del tipo NOR o NAND. El
cerrojo implementado en la figura con puertas NOR corresponde al cerrojo tipo R-S
El que puede tambin ser representado por puertas NAND, solo que en este caso se toman las
entradas negadas:

2
3
1
5
6
4
R
S
Q
QN
IO3
IO1
1
2
3
4
5
6
IO2
IO4


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La tabla de verdad que caracteriza a un biestable RS es la siguiente:

R S Q
n
Q
n+1

0 0 0 0 (Q
n)

0 0 1 1 (Q
n)

0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0 NOR NAND
1 1 0 X 0 1
1 1 1 X 0 1

Donde Q
n
y Q
n+1
representan los estados presente y futuro respectivamente. El estado futuro en la
combinacin RS = 11 se ha representado por una X que corresponde a 0 si la implementacin es
con puertas NOR y 1 si es con compuertas NAND. Adems, como se explic en clases la
combinacin RS = 11 no est permitida en el cerrojo RS por cuanto pese a estabilizarse las salidas
no quedan complementadas. Las letras para denominar este biestable vienen de Set, que es
cuando el biestable asume el valor 1, y Reset que asume valor 0.

Biestable J-K
Un biestable mejorado al RS, que no tiene el problema de estados no permitidos es el JK que est
implementado en base a un RS de la forma que muestra la figura siguiente:

Que presenta la siguiente tabla de verdad:

J K Q
n
Q
n+1

0 0 0 0 (Q
n
)
0 0 1 1 (Q
n
)
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1 (Q
n
) Niega estado
1 1 1 0 (Q
n
) Niega estado

1
2
3
4
5
6
9
10
8
12
13
11
IO1
IO2
IO3
IO4
S
R
J
K
Q
Q
Q


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Biestable T

Este biestable como tal no se fabrica y generalmente se convierte alguno de los biestables
producidos y se los configura a que respondan a la siguiente tabla de verdad:
T Q
n
Q
n+1

0 0 0
0 1 1
1 0 1
1 1 0

Por ejemplo un biestable JK configurado como se muestra se obtiene un T:

Biestables Sncronos

Una dificultad que presentan los biestables asncronos es que reaccionan al ms leve cambio que
se produzca en sus entradas, considerando que estas provienen de circuitos combinacionales que
debido al retardo asociado a las compuertas lgicas pueden producir cambios u oscilaciones en
sus salidas previo a alcanzar el valor estable deseado, es que surgen los biestables sncronos o
sincrnicos, que a diferencia de los anteriores solo reaccionarn cuando se tenga presente una
seal de sincronismo conocida comnmente como reloj o clock.
La seal de reloj es anloga a una seal de habilitacin, como las que se vieron en el estudio de
circuitos msi.
Entre los primeros biestables sncronos que veremos estn los conocidos como activados por nivel
y que surgen a partir de un biestable asncrono en que se agrega un nivel adicional de puertas,
comandadas estas ltimas por la seal de sincronismo.

Biestable RS activado por nivel
Su esquema es el mostrado en la figura:

Su comportamiento es similar al RS asncrono, es decir la tabla de verdad es la misma, y solo se
diferencia porque reaccionar si la seal de clock es 1 lgico. Si la seal de reloj est en cero
cualquier cambio que se produzca en las seales de entrada no afectarn el estado del biestable
ya que las seales de entrada a las puertas NOR estn en 00, y de acuerdo a la tabla de verdad
del RS con 00 el estado futuro es el mismo que el presente.
J
K
Q
Q
T
1
2
3
4
5
6
IO5
IO6
IO7
Clock
S
R
R
S
2
3
1
5
6
4
Q
Q
IO8
IO9


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Biestable JK activado por nivel
Se obtiene de la misma forma que el RS agregando las consiguientes puertas a las entradas J y K,
comandadas por la seal de reloj. Por supuesto su tabla de verdad es la misma que la del JK
asncrono.

Biestable D activado por nivel
Este nuevo biestables que se est introduciendo obedece a la siguiente tabla de verdad, y dado
que es sncrono se incluye en dicha tabla la seal de reloj C:

D C Q
n
Q
n+1

0 0 0 0 (Q
n
)
0 0 1 1 (Q
n
)
0 1 0 0
0 1 1 0
1 0 0 0 (Q
n
)
1 0 1 1 (Q
n
)
1 1 0 1
1 1 1 1

Ntese que para este biestable la salida es siempre igual a la entrada, estando la seal de reloj
presente. Generalmente la entrada D se asocia a dato,.dada la caracterstica descrita.
Si bien estos biestables sncronos mejoran el desempeo de los asncronos tambin tienen sus
limitaciones. Una de las ms importantes es que son dependientes del ancho del pulso de reloj,
esto es, si se tienen biestables sncronos en cascada y se tiene un pulso de reloj ancho es posible
que en un pulso de reloj se produzcan transiciones en ms de uno de los biestables de la cascada,
cuando lo que se requiere es que cambie solo un biestable en cada pulso de reloj. Ahora si para
solucionar lo anterior se restringe a un pulso de ancho muy bajo puede que el biestable no
reconozca las entradas y por tanto no asuma el estado correcto.
Para independizar al biestable ancho del pulso de reloj surgen los biestables sincrnicos activados
por flanco o Flip-Flops.

El Flip-Flop Maestro Esclavo (Master Slave)
Un primer paso para solucionar las limitaciones de los biestables sincrnicos activados por nivel es
la aparicin de los Flip Flop maestro esclavo, que en verdad estn constituidos por 2 biestables
activados por nivel como se muestra en la figura:
El ejemplo ilustrado es extensivo para los tipos JK, D y T.
El funcionamiento es sencillo, note que el primer biestable se habilita con la seal del reloj y el
segundo con el complemento de este. As cuando el reloj est presente (1) las seales de entrada
S
R
Q
Q
Clock
Maestro Esclavo


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son captadas por el biestable maestro y este asumir su nuevo estado, en el intertanto el biestable
esclavo est deshabilitado (su seal de reloj est en 0). Cuando la seal de reloj baja a 0, el
segundo biestable se habilita recibiendo como entradas las seales que adopt el maestro las que
transferir a sus salidas, que en definitiva son las salidas del maestro esclavo. La transicin de los
Flip Flop maestro esclavo se produce en los cantos de bajada de las seal de reloj.
Una de las limitaciones que tiene el flip flop maestro esclavo es que las entradas deben
permanecer fijas durante el ciclo de reloj ya que este tiene la propiedad de captar 1, esto es si
durante un ciclo de reloj una de las entradas tiene una breve transicin de 0 a 1 est transicin es
captada por el biestable maestro y la asume a su salida aunque al trmino del ciclo de reloj esta
entrada haya bajado a cero, llevndolo a un estado no esperado.
Esta limitacin es solucionado por los flip flops activados por flanco que es lo que veremos en
seguida y que en lo sucesivo sern usados en el resto del curso.

Flip Flops Activados por flanco
Estos estn diseados para efectuar la transicin de estados en los momentos que la seal de reloj
sube a 1 o baja a cero, as tendremos flip flop activados por canto de subida o canto de bajada.
Adems se considera las entradas que estn presentes en ese momento.
Como ya se ha repetido, las tablas de verdad de cada tipo de biestable es la misma
En la figura se muestra el circuito de un FF JK activado por flanco de bajada:
Existen muchos circuitos alternativo implementados por los distintos fabricantes y para los distintos
tipos de flip flop.
En la figura siguiente se muestra 2 flip flop comerciales, del tipo activado por flancos:

2
3
1
5
6
4
1
2
3
4
5
6
9
10
8
12
13
11
1
2
13
12
3
4
5
6
IO1
IO2
Reloj
J
K
Q
Q
74LS107N
1J
1
~1Q
2
12
1K
4
~1CLR
13
1Q
3
1D
2
1Q
5
~1Q
6
~1CLR
1
3
~1PR
4
74LS74N
Reloj
Reloj


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Ambos forman parte de un chip que contiene 2 flip flop del mismo tipo, por lo cual le precede un 1
al tipo de flip flop. De la figura se deben hacer los siguientes alcances:
El smbolo > en la seal de reloj indica que el FF es disparado por flanco
La seal negada en la entrada del reloj en el primer FF indica que la transicin se
produce en el canto de bajada, por lo tanto el FF tipo D es disparado en el canto de
subida.
Las entradas adicionales que se muestran como CLR (clear) y PR(preset) son
agregadas por el fabricante para poder inicializar los FF y son independientes de la
seal de reloj, es decir en cualquier momento si se pone un 0 (ntese que estn
negadas) en la entrada CLR, el FF asume el estado de reset (Q = 0). Si la entrada PR
se activa con 0, el FF adoptar el estado de set (Q = 1).
El resumen de los biestables vistos se presentan en la siguiente tabla, la que se utilizar en el
diseo y anlisis de sistemas secuenciales, aqu se entrega la tabla caracterstica de cada
biestable como su tabla de excitacin. La primera de ellas muestra que estado asumir el biestable
con la combinacin de entrada y la segunda se muestra las entradas requeridas para pasar de un
estado a otro:
FLIP FLOP

S Q
R Q
cp
Tabla Caracterstica

S R Q
n+1
0 0 Qn
0 1 0
1 0 1
1 1 NP
Tabla de Excitacin

Q Q
n+1
S R
0 0 0 X
0 1 1 0
1 0 0 1
1 1 X 0
D Q
Q
cp
Tabla Caracterstica

D Q
n+1

0 0

1 1

Tabla de Excitacin

Q Q
n+1
D
0 0 0
0 1 1
1 0 0
1 1 1
J Q
K Q
cp
Tabla Caracterstica

J K Q
n+1
0 0 Qn
0 1 0
1 0 1
1 1 Qn
Tabla de Excitacin

Q Q
n+1
J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0
T Q
Q
Tabla Caracterstica

T Q
n+1

0 Qn

1 Qn

Tabla de Excitacin

Q Q
n+1
T
0 0 0
0 1 1
1 0 1
1 1 0


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HERRAMIENTAS PARA CIRCUITOS SECUENCIALES

Se enuncian en este apartado elementos que permitan disear y/o analizar circuitos secuenciales.
Diagramas de Estados
Esta es una herramienta grfica bastante simple para efectos de diseo y anlisis de circuitos
secuenciales. En este se representan los estados del circuito secuencial mediante crculos y los
eventos mediante flechas, un evento representa un cambio en la entrada del sistema, un evento en
si puede o no generar transicin de un estado a otro.
A cada evento se acompaa la entrada y salida asociada, de la forma X/Z. Donde X representa la o
las entradas y Z la o las salidas.
Tabla de Estados
Es una tabulacin generada a partir de un diseo en diagrama de estado, o bien es la fuente para
generar un diagrama de estado a partir del anlisis de un circuito secuencial. En este se muestra el
estado presente del circuito, y el estado futuro dependiendo de las entradas.
Para acompaar ms didcticamente el estudio, se plantea el siguiente ejemplo para desarrollar un
circuito secuencial.

EJEMPLO. Se quiere implementar un circuito secuencial sincrnico que permita detectar la
secuencia de una entrada X, tal que la salida Z sea 1 cuando la entrada sea 101.
Esto es, se tiene una seal X que va a estar cambiando en el tiempo, la que se va a muestrear en
3 ciclos de reloj, de tal modo que si en un determinado ciclo est en 1, en el siguiente est en 0, y
en el siguiente en 1, el circuito debe entregar un 1 en la salida Z, en cualquier otro caso Z = 0.
Esto se puede representar por el siguiente diagrama:

Diagrama de Bloques
Diagrama de Estados
A partir del planteamiento se puede estructurar el siguiente diagrama de estados cuya explicacin
se detalla a continuacin:

A
B
Entradas/Salidas
Entradas/salidas
Evento que no genera transicin
Evento que genera transicin
CIRCUITO
SECUENCIAL
Memoria
X Z
Entrada Salida
Estado
Presente
Estado
Futuro


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A representa el estado inicial, en este estado an no se reconoce el primer dgito de la secuencia,
y deber permanecer en este estado mientras no aparezca un 1.
Si estando en A aparece un 1, el circuito debe pasar a un nuevo estado, puesto que ya se ha
reconocido el primer dgito de la secuencia. Este nuevo estado est representado en el estado B.
Si estando en el estado B, aparece un 0, necesariamente se requiere pasar a un nuevo estado, C,
en nuestro caso, que representa el estado en que el circuito ya ha reconocido 2 de los 3 dgitos de
la secuencia. Ntese que si estando en B, y el siguiente valor de la entrada es un 1, podra
pensarse que ya no se cumpli la secuencia e ir al estado inicial, pero este nuevo 1 podra ser el
primer dgito de una nueva secuencia, as por tanto, estando en B y un 1 en la entrada, se debe
permanecer en B. La salida Z para todos los casos vistos es 0 dado que an no se ha detectado la
secuencia requerida.
Ahora si el circuito est en el estado C, y se recibe un 0 definitivamente no se cumple la secuencia
y se vuelve al estado inicial A, entregando Z = 0. Por el contrario si la entrada es 1, se cumplira la
secuencia y Z = 1, volviendo al estado inicial para seguir analizando las siguientes entradas.
A partir del diagrama obtenido se procede a estructurar la tabla de estados

Tabla de Estados

Estado Futuro, Z
ESTADO PRESENTE X = 0 X = 1
A A, 0 B, 0
B C, 0 B, 0
C A, 0 A, 1

En esta se tabulan todos los estados del diagrama como estado presente, y se procede a
completar los estados futuros de acuerdo a los eventos generados en la entrada.
As si tomamos la segunda lnea (estado presente B), de acuerdo al diagrama se tiene que si la
entrada X = 0 se pasa al estado C con salida 0, y si X = 1 se permanece en este estado con salida
0.
El siguiente paso del desarrollo consiste en la Asignacin de Estados, que consiste en asignarle
un cdigo binario al estado. De acuerdo al conocimiento del lgebra binaria, sabemos que para
representar 3 cdigos se requieren 2 variables lgicas, con 2 variables lgicas se pueden tener 4
estados correspondientes al 00, 01, 10 y 11. Para nuestro problema en particular ocuparemos solo
3 de estos. El nmero de variables lgicas requeridas para designar los estados determina el
nmero de biestables necesarios para implementar el circuito, por lo tanto se ocuparn 2 flip flops.

A
B
C
1/0
0/0
1/1
0/0
1/0
0/0


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Una vez determinado el nmero de flip flops, se debe proceder a elegir el tipo, por simplicidad, en
este primer ejemplo utilizaremos flip flops tipo D, aunque se puede implementar con cualquiera de
los FF sincrnicos vistos.
Una vez determinado el tipo de flip flop se procede a estructurar la Tabla de Transicin, que
presenta la siguiente estructura:

Tabla de Transicin
En esta se tabulan los estados codificados separando las variables que componen el cdigo de los
estados presentes y futuros. En nuestro caso Q
n
1
y Q
n
0
representan las variables de los estados
presentes y Q
n+1
1
y Q
n+1
0
la de los estados futuros. Al final de la tablas se agregan las columnas de
las entradas requeridas para los Flips Flops que almacenarn dichas variables.

Estado Presente Estado Futuro
X = 0 X = 1
Entradas Flip- Flops
X = 0 X = 1
Q
n
1
Q
n
0
Q
n+1
1
Q
n+1
0
Q
n+1
1
Q
n+1
0
D
1
D
0
D
1
D
0

0 0 0 0 0 1 0 0 0 1
0 1 1 0 0 1 1 0 0 1
1 0 0 0 0 0 0 0 0 0

El llenado de la tabla, en lo que respecta a los estados presentes y futuros, es similar a la tabla de
estado donde cada estado es representado por su cdigo. La columna de las entrada a los flip
flops se obtiene desde la tabla de excitacin del flip flop utilizado para implementar el circuito
secuencial del siguiente modo:
En el estado A donde Q
n
1
= 0 y Q
n
0
= 0, si la entrada X = 0, el estado futuro ser Q
n+1
1
= 0
y Q
n+1
0
= 0, lo que significa, a partir de la tabla de excitacin del FF D, que para pasar del
estado presente 0 a estado futuro 0 D = 0, de esta forma la columna D
1
y D
0
para cuando X
= 0 deben ser 0.
Estando en el mismo estado A, si la entrada X = 1 el estado futuro es B que corresponde a
Q
n+1
1
= 0 y Q
n+1
0
= 1, esto es Q
n
1
debe pasar de 0 a Q
n+1
1
= 0 lo que implica que D
1
= 0,
Q
n
0
debe pasar a Q
n+1
0
= 1 lo que de acuerdo a la tabla de excitacin se logra con D
0
= 1.
De este modo las columnas D
1
y D
0
deben ser 0 y 1 respectivamente para la combinacin
de entrada Q
n
1
= 0, Q
n
0
= 1 y X = 0.
Una vez se a completado las columnas de entradas a los flip flops para cada una de las
combinaciones de entrada, estas se vacan a mapas K, para obtener las funciones de entrada a los
FF. Las variables de entrada para el mapa K la constituyen la entrada externa X, y las variables del
estado presente Q
n
1
y Q
n
0
.


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Finalmente se Mapea la salida Z, que toma el valor 1 cuando se est en el estado C y la entrada es
1, esto es Q
n
1
= 1, Q
n
0
= 0 y X = 1.

Con lo obtenido se implementa el circuito que se muestra:

Ejemplo. Implementar un circuito secuencial sincrnico correspondiente a un contador mdulo 4.

Solucin.
Un contador es un circuito secuencial que no tiene entradas aparte del reloj, y sus salidas
corresponden a la de los FF que componen el contador. En realidad lo que cuenta son los pulsos
de reloj, esto es cambia de estado por cada pulso. Un diagrama de estado para un contador
mdulo 4 es el que se ilustra a continuacin;

A B
D C


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La tabla de estados sera:
ESTADO PRESENTE ESTADO FUTURO
A B
B C
C D
D A

Asignamos estados de manera de tener la secuencia binaria 00, 01, 10, 11.
Nuevamente se requieren 2 FF para representar los 4 estados posibles. Usaremos esta vez FF tipo
JK. Procedemos con el siguiente paso generando la tabla de transicin:

Estado Presente Estado Futuro Entradas FF
Q
n
1
Q
n
0
Q
n+1
1
Q
n+1
0
J
1
K
1
J
0
K
0

0 0 0 1 0 # 1 #
0 1 1 0 1 # # 1
1 0 1 1 # 0 1 #
1 1 0 0 # 1 # 1

# = don`t care
En este caso solo se tiene como entradas a los mapas K, las variables del estado presente, eso si
se debe obtener 4 mapas debido a que cada FF JK tiene 2 entradas.

Obtenindose por minimizacin:
J
1
= Q
n
0 ,
K
1 =
Q
n
0
, J
0
= 1 y K
0
= 1 que llevado a un diagrama lgico se tendr:
El circuito inferior es una implementacin alternativa utilizando FF tipo D, la que el alumno podr
comprobar.
1J
1
~1Q
2
12
1K
4
~1CLR
13
1Q
3
2J
8
~2Q
6
9
2K
11
~2CLR
10
2Q
5
1_Logico
Reloj
1D
2
1Q
5
~1Q
6
~1CLR
1
3
~1PR
4
2D
12
2Q
9
~2Q
8
~2CLR
13
11
~2PR
10
1
2
3
Clock


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Otro. Se quiere implementar un contador sincrnico mdulo 4 bidireccional, dependiendo de una
variable de entrada M.
Solucin. Un contador de este tipo es conocido comercialmente como up/down counter, su
funcionamiento es similar a lo diseado previamente con la salvedad que dependiendo de la
entrada M, en vez de ir avanzando en los estados retrocede. Supondremos en este caso que con
M = 0 la cuenta es ascendente y con M = 1 es descendente.
El diagrama de estado sera el que se muestra:
Su tabla de estado sera:
Estado Futuro, Z
ESTADO PRESENTE M = 0 M = 1
A B D
B C A
C D B
D A C
Asignamos los estados por el cdigo binario natural, A = 00, B = 01, C = 10 y D = 11, y utilizaremos
FF tipo T, disparados por canto de bajada. La tabla de transicin sera:

Estado Presente Estado Futuro
M = 0 M = 1

Entradas Flip- Flops
M = 0 M = 1
Q
n
1
Q
n
0
Q
n+1
1
Q
n+1
0
Q
n+1
1
Q
n+1
0
T
1
T
0
T
1
T
0

0 0 0 1 1 1 0 1 1 1
0 1 1 0 0 0 1 1 0 1
1 0 1 1 0 1 0 1 1 0
1 1 0 0 1 0 1 1 0 1

A B
D C
M = 1 M = 0
M = 0
M = 0
M = 0
M = 1
M = 1
M = 1


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