Tema 3 EC

Electrónica de Comunicaciones
Tema 3: Osciladores, PLL y Sintetizadores

Profesores: Víctor Araña
Eduardo Mendieta
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Índice
3. Osciladores, PLL y Sintetizadores

3.1 Oscilador
3.2 Bucle sincronizado en fase (PLL)
3.3 Aplicaciones del PLL
3.4. Sintetizador de Frecuencia: DAS y DDS
3.4.1. El DDS (Direct Digital Synthesis)
3.4.2. Topologías de Sintetizadores
ULPGC / DSC / EITE / EC

3.1. Oscilador
Oscilador
VDC
• Conversor DC→AC
Oscilador
• Dispositivo activo: arranque

• Red realimentación: continuidad
A A A
B B B

3.1. Oscilador
Parámetros Característicos de Osciladores:

Pout(dBm)
• fosc
• Psal dBc/Hz
dBc
• Armónicos
• Estabilidad: ∆f corto plazo (ppm)→Qred
• Deriva: ∆f largo plazo (ppm)→Componentes
• Ruido de fase y amplitud→Equilibrio dinámico ∆f
• Pulling: ∆f con carga
• Pussing: ∆f con DC → Q dispositivo activo fo 2 fo
Variación de 1 ppm ≡ ± 1 Hz sobre 1 MHz ≡ 1 ppm ó 𝟏𝟏𝟏𝟏−𝟔𝟔

3.1. Oscilador
Principio de Funcionamiento
Ie V A( jw) jw
I1 H ( jw) = = 2
x
V1 A(jw) V2 I 1 − A( jw) B ( jw)
1
x
B.V2 •FA+FB=0 σ
V2=A.Ie=A (I1+B.V2) x x
B(jw) •|AB|≥1
V −y •Re(|Y|)=0
Z = 2
= 21
|Y|=0
I Y
21
1 I 2 =0 •Im(|Y|)=0
Colpitts y Clapp
L L Cs
C1 C2 C1 C2
jwC1 + 1 /( jwL + R ) − 1 /( jwL + R )

Y =
− 1 /( jwL + R ) jwC 2 + 1 /( jwL + R )
3.1. Oscilador
Estabilidad
±∆w
φ
R L C ∆w ∆φ
≅
A
w0 2Q
±∆φ Para un mismo ∆φ → ∆w depende de Q
0
tg φ = ( wL − 1 / wC ) / R
dφ d (tg φ ) dφ 1 C
= = cos 2 (φ ) ( L + 2 2 )
dw dw d (tgφ ) R wC
dw  φ ( w ≈ w0 ) ≈ 0 ⇒ cos 2 φ ≈ 1
w0 ∆w = ∆φ  2
dφ w0 = 1 / LC ; Q = w0 L / R = 1 / w0 RC
∆w R w 2 C∆φ RCw0 ∆φ ∆φ
= ≈ =
w0 w0 w LC + 1
2
2 2⋅Q

3.1. Oscilador
XTAL
L 4,5 MHz
L=73mh
𝑍𝑍 = 𝑗𝑗 � 𝜔𝜔 � 𝐶𝐶𝑝𝑝 || 𝑅𝑅 + 𝑗𝑗 � 𝜔𝜔 � 𝐿𝐿 + 1�𝑗𝑗 � 𝜔𝜔 � 𝑐𝑐
Cs Cp Cs=17fF 𝑆𝑆
XTAL Cp=7,8pF
R R=20Ω
Q=103.000
1
Separada 0.05% a 0.2% fs =
2π LCs
1 Cs  Cs 
fp = 1+ ≈ fs 1 + 
2π LCs Cp  2 Cp 

3.2. PLL (Phase Locked Loop)

Introducción: fase y frecuencia instantánea
v(t),i(t) T.F., T.L. v(s), i(s)

Si v(t) = A·cosφ(t) y A = cte., toda la información en φ(t)
φ(t) = wpt +….. = wct + (wp-wc) t+ ∆φ cos (wmt) + φn(t) +…= wct + φr(t)
f(t) = 1/(2π) dφ(t)/dt = fc + fr(t)
φ(t), φr(t), f(t), fr(t) T.F., T.L. φ(s), φr(s), f(s), fr(s)
Ejemplos: f(t) = wc, f(t) = ∆f cos (wmt)


Circuito que sincroniza en f y θ la señal de un oscilador con una referencia utilizando una realimentación de fase.
Vd Vc Kv(Hz/v)
θr,fr F(s)
θo,fo •Detector de Fase: Vd(t)=Kd·[θo(t) - θr(t)]
DF VCO
•Filtro Paso Bajo: F(s)=Vc(s)/Vd(s)
Kd(v/rad) FPB
•Oscilador Controlado por Tensión: fo(t)=Kv·Vc(t)
Vpol
θo( s ) fo( s ) kF ( s )
w(t)=dθ(t)/dt → 2π f(s)=s θ(s) H ( s)∆ = =
θr ( s ) fr ( s ) s + k F ( s)
Θr(t) Θr(t)
fr1=fo1→Vc1→Vd1→∆θ1
∆θ1
k=2π Kd Kv ∆θ2
Θo(t)
wr(t) fr2=fo2→Vc2→Vd2→∆θ2 wr(t) Θo(t)

wo(t) wo(t)
Superado el rango del detector de fase o del VCO, el PLL pierde sincronismo
con la señal de entrada.

Enganche: F.T. Error

θe( s ) θr ( s ) − θo( s ) s
He( s )∆ = = 1 − H ( s) =
θr ( s ) θr ( s ) s + k F ( s)
Estabilidad Inicial: F.T. Bucle Abierto θe Vc

θr,fr F(s)
θo,fo
θo( s ) kF ( s ) DF VCO
G ( s )∆ = FPB
θr ( s ) b.a.
s
Realmente existe fc en VCO f(t)=fc+Kv Vc(t)
fc: frecuencia libre de oscilación para Vc(t)=0
Expresiones válidas si entendemos variaciones respecto a fc


Generalidades de H(s) Vd Vc
θr,fr F(s)
θo( s ) fo( s )
θo,fo
H ( s)∆ = DF VCO
θr ( s ) fr ( s )
FPB
kF (0 )
H (0 ) = = 1 ⇒ He(0 ) = 0
0 + k F (0 )
Clasificación de los PLLs
• Orden: polos de H(s), F.T. Bucle
Orden ≥ Tipo
• Tipo: polos de G(s), F.T. Bucle Abierto, en s=0


Bucle de orden 1: f o (s ) K ⋅ Gv 1
F (s ) = Gv ⇒ H (s ) = = =
fr s( ) s + K ⋅ Gv
1+
s
K ⋅ Gv
T.L.
∆θ ⋅ cos(ω m t ) ↔ s = ∆θ ⋅ j ⋅ ω m
PM: θr(t) = ∆θ cos wmt wm<< K Gv → θe(t)→0 Sigue la señal (cambios de fase lentos)
FM: fr(t) = ∆f cos wmt Wm>> K Gv → θe(t)→1 No Sigue la señal
-6
Bucle de orden 2:
• Teóricamente óptimo si fr(t)=±∆f (FSK);
• Incondicionalmente Estable
• Diseño sencillo y flexible
ULPGC / DSC / EITE / EC Curva de transferencia orden 1


kF ( s )
Bucle de orden 2: Filtros Paso Bajo: H ( s)∆
s + k F (s)
F(jw) wn2 ξ τ1 τ2
Lead Lag activo (1+jwτ2) / jwτ1 K / τ1 τ2 wn / 2 R1C R2C
Lead Lag pasivo (1+jwτ2) / (1+jwτ1) K / τ1 wn(τ2 +1/K)/2 (R1+R2)C R2C

RC 1 / (1+ jwτ1) K / τ1 1 / (2 √ (Kτ1 )) R.C ---
R1 R1 R2 C
R
R2 -
C AO
+
C
Ganancia en DC: ∞
Dos grados libertad Dos grados libertad
Atenuación: ∞
Un grado libertad


Bucle de orden 2: Filtro Lead Lag Activo (Procedimiento)
θo( s ) fo( s ) kF ( s )
F(s)=(1+sτ2) / sτ1 H ( s)∆ = =
Denominador normalizado de
θr ( s ) fr ( s ) s + k F ( s)
una F.T. de segundo orden:
D(s) = s2+2ξwns+wn2
wn = pulsación natural del bucle

ξ = coeficiente de amortiguamiento
wn2 = k/ τ1
ξ = wn τ2 /2

Enganche del PLL:
• Como se trasladan al VCO las componentes de la señal de referencia.
Teorema del Valor Final de Laplace
lim θ e (t ) = lim sθ e ( s )
t →∞ s →0
θe( s ) s
sθ e ( s ) = lim sH e ( s )θ r ( s ) = lim s
s
θ r (s)
He( s )∆ = ⇒ lim
θr ( s ) s + k F ( s ) s →0 s →0 s →0 s + k F ( s )
• Caso escalón de fase (enganche del PLL cuando fvco= fr y existe ∆θ = cte):
s ∆θ
θ r (t ) = ∆θ ⋅ u (t ) ⇒ θ r ( s ) = ∆θ / s ⇒ lim s ⋅θ e ( s ) = lim s/ ⋅ ⋅ = 0 si F (0 ) ≠ 0
s →0 s →0 s + k ⋅ F (s ) s/

Enganche del PLL:
• Caso escalón de frecuencia:
f r (t ) = ∆f ⋅ u (t ) ⇒ θ r (t ) = ∫ 2π ⋅ ∆f ⋅ u (t ) ⋅ dt = 2π ⋅ ∆f ⋅ t ⋅ u (t ) ⇒ θ r ( s ) = 2π ⋅ ∆f / s 2
s/ 2π ⋅ ∆f 2π ⋅ ∆f
⇒ lim s ⋅ θ e ( s ) = lim s/ ⋅ ⋅ = = cte
s →0 s →0 s + k ⋅ F (s ) s/ 2/ k ⋅ F (0 )
Si Fs(0)=∞ → cte=0: el error de fase será proporcional a ∆f


Transitorios del PLL: Escalón de frecuencia

Vd Vc
θr,fr F(s)
θo,fo
DF VCO
FPB


Transitorios del PLL: Escalón de frecuencia

Compromisos:
• sobreimpulso → pérdida de enganche
• velocidad de respuesta
• ξ < 1: oscilación en respuesta

• ξ →0: oscilación →wn
• ξ↑: osc. amortiguadas
0.5
• ξ=1: amort. crítico θe(t)/∆w/wn
0.4
(desaparecen las oscilaciones)
0.3
• ξ>1: subida lenta
0.2
ξ=0.707
0.1
-0.1
0 1 2 3 4 5 6 7 8 wnt

Estabilidad:
ξ>1 → eje real negativo (subida lenta) wn

s + 2ξw s + w = 0
2
n
2
n
ξ<1 → ξ=cosφ (oscilación en respuesta) φ
Compromiso ⇒ ξ = cos (45º) = 0.707
Margen de enganche y seguimiento:
ME
MS
f4 f1 f3 f2 Frecuencia


Ruido: ∞ 2
B = ∫ H ( jw) df
L
0
BL ω
PLL orden 2:
B = kG / 4
L V
(orden 1)
w  1 
B = ξ + 
n
(orden 2) BL/wn
2 4ξ 
L


Ruido: Señal de referencia

o de entrada al PLL Pr
Vd Vc
F(s)
𝑺𝑺
𝑵𝑵 𝒊𝒊
DF VCO
𝑺𝑺
𝑵𝑵 Bi
ω
FPB 𝒐𝒐
Señal de
salida del PLL
Po
S S Bi
  =  ⋅ 2∙BL
ω
 N  o  N  i 2 ⋅ BL
• PLL filtro 2·BL sintonizable; ejplo: BL = Bi/4 • Histéresis en (S/N)o:
• Interesa BL ↓ independiente de fc+fr - Enganchado hasta casi (S/N)o = 0 dB
- Reenganche hasta (S/N)o = 6 dB
 ξ ↓ → enganche ↓ (sobreimpulso)
• BL ↓ - Valor seguro: (S/N)o ≥ 10 dB
 ωn ↓ → transitorio ↑ (Tn ↑)


Detectores de Fase: (si la salida cambia de signo ⇒ se pierde el enganche)

AB
• Multiplicador: V (t ) = A ⋅ cos[ω ⋅ t + θ r (t )]⋅ B ⋅ sen[ω ⋅ t + θ 0 (t )] = ⋅ {sen[θ e (t )] + sen(2 ⋅ ω ⋅ t + ...)}
2
- Voltage de salida nulo cuando las señales en cuadratura (90º)
- Necesidad de etapas limitadoras
- Microondas y óptica
• Digitales: Vd
- Puerta XOR: ± π/2
0 π 2π
- Flip-Flop: ±π
- Fase-Frecuencia: ±2π
• Aparecen múltiplos de la frecuencia de comparación: n·wc



3.3. Aplicaciones del PLL

Sintetizador de Frecuencia:
θr,fr θo,fo k
F ( s)
DF VCO H ( s)∆
θo( s ) / Np fo( s ) / Np
= =
Np
θr ( s ) fr ( s ) s+
k
F ( s)
fo/Np
Np
:Np Idem que PLL cambiando k = k/Np
Las frecuencias en el detector de fase coinciden en sincronización.
fo = Np·fr


Sintetizador de Frecuencia: Canalización:

fr fo = Np·fr fon = n⋅fr
DF VCO
fon+1 = (n+1)·fr
fr
:Np
∆f = fon+1 - fon = fr
Atenuación del espurio del detector de fase → Filtro RC (adicional) con BW3dB > 5-10 ωn


Receptor de bucle largo; en FI2: Filtro Dinámico + sincronía en fase (Dem. Coh.) Al Dem
• DF: Ref. Output (0º) ⇒ NO D.F. Multiplicador FI2
FI1 X DF
• FP Bajo: Activo Al Dem
XTAL
VCO
Xm(s)
Demodulador de FM:
fo(s) VCO
fr(s)
VCO DF
θo( s ) fo( s ) kF ( s ) 1
H ( s)∆ = = = fo(s) = H(s)⋅fr(s); s/[k⋅F(s)]<<1
θr ( s ) fr ( s ) s + k F ( s ) s
1+
kF (s ) FM: fr(s) = Kv·Xm(s) → fo(s) = k’·Xm(s)


Xm(s)
Modulador de FM:
fo(s)
VCO DF
Xm(s) Vc(t)
fo(s) XTAL
VCO DF Np
Vc(t)
XTAL
fo(t) = fp + Kv⋅Vc(t) + Kv’ ·Xm(t)

Vd(t) = Kd⋅[0 - θo(t)/Np]
fo(s) = Kv·F(s)⋅Kd·[- θo(s)/Np] + Kv’⋅Xm(s)
θo( s ) fo( s ) 1
H ( s )∆ = =
θr ( s ) fr ( s ) s
1+
k
F (s )
Np
(s⋅Np)/[K·F(s)] >> 1 Regla práctica: 2⋅π·fmoduladora ≥ 2⋅ωn

BWPLL ≅ ωn Np pequeña ⇒ el peor valor


Frequency Tabla ROM

Acumulador
Control Sumador (seno)
N = 2R
(k)
Reference
Oscillator D/A converter
(CLK)
Fxmáx = 2R-1/2R · Fc = Fc/2 Filtro
Fx = k/2R · Fc Salida RF
Fxmín = 1/2R ·Fc = Fc/2R reconstrucción
• Para facilitar el filtrado no se llega al límite de la frecuencia máxima

Filtro ideal anti-aliasing
2·Fx
2·Fx
Fx Fx
Nyquist ⇒ Fx < Fmuestreo/2 Fx 1/TCLK=fmuestreo

2/TCLK 3/TCLK
ULPGC / DSC / EITE / EC Fmuestreo/2

Valor amplitud 1
Valor amplitud 2
Valor amplitud 3
Valor amplitud 4
Valor amplitud N=2R
Saltos entre direcciones Pequeñas ⇒ Frecuencia Pequeña
Saltos entre direcciones Grandes ⇒ Frecuencia Alta


… Electrónica de Comunicaciones
CLK2: 00000010
CLK1: 00000001
Reference
CLK0: 00000000
(CLK: Fc)
Para tener menos muestras, se pone un filtro de

reconstrucción
Filtro
Salida RF
reconstrucción
Filtro ideal anti-aliasing
2·Fx
2·Fx
Fx 1/TCLK=fmuestreo
2/TCLK 3/TCLK
Fmuestreo/2

Ejemplo:
Valores de Fase
Valor amplitud 1 00000000
Acumulador (direcciones): Valor amplitud 2 00000001
Valor amplitud 3
N= 2R Valor amplitud 4
00000010
…
…
Valor amplitud N=2R
Reference
(CLK)
N = 2R posibles valores de fase, en formato fasorial:
K: salto de fase ⇒ magnitud del incremento del acumulador.

K mayor ⇒ mayor frecuencia de la señal.


Frequency
Acumulador A la Tabla ROM
Control Sumador
N = 2R
(k)
Reference A la Tabla ROM
Oscillator Al DAC
(CLK)
K=1 Acumulador
Sumador
N = 2R
Valor inicial del acumulador: 0 dirección 0 ⇒ amplitud A0
1 dirección 1 ⇒ amplitud A1
. .
. .
. .
N-1 dirección N-1 ⇒ amplitud AN-1


K=3 Acumulador
Sumador
N = 2R
Valor inicial del acumulador: 0 dirección 0 ⇒ amplitud A0
. .
. .
. .
Mayor valor de K implica mayor frecuencia de la señal, ya que se alcanza

antes el periodo de la señal.


Fxmáx = 2R-1/2R · Fc = Fc/2

Fx = k/2R · Fc
Fxmín = 1/2R ·Fc = Fc/2R


Sintetizador Base
fr = XTAL
fo = Np · fr
DF VCO
∆f = fon+1 - fon = fr
:Np
Si fo↑↑ Sintetizador con Divisor Fijo
fr = XTAL fo = Np · Nf · fr
DF VCO
∆f = Nf · fr
:Np :Nf


Si ∆f↓↓ Sintetizador Doble Módulo
fo = (P · Np + A) · fr
fr = XTAL
DF VCO
∆f = fr
:Np :P;P+1
(P+1)·A + (Np-A)·P
:A A > Np si implementación directa
(predivisor P+1)
Si fo↑↑ Sintetizador con Mezclador
fr = XTAL fo = fSintetizador + fol

Sintetizador X
fSintetizador << fo debe evitarse para fol

∆f = ∆Sintetizador
facilitar filtrado de salida

Si ∆f↓↓ y fo↑↑ Sintetizador Doble Bucle
fr1 fo = N1 · fr1 + N2 · fr2

DF VCO
∆f = fr2
fr2
DF VCO X fr2 << fr1
:N2
:N1
Para facilitar el filtrado de salida del mezclador: N 2 ⋅ f r 2 <</ N1 ⋅ f r1


Sintetizador Híbrido DDS/DAS Ventajas: muy rápido y con resolución muy fina
(Direct Analog Synthesis) Limitación: divisores a la salida del PLL
Rápido y resolución 67-77 MHz

fina
BPF
7 - 17 MHz
DDS
77-87 MHz
42 MHz
• • • •
DDS Clock BPF
60 MHz 70 MHz 120 MHz 140 MHz
140 MHz
÷10
PLL 187-227 MHz

÷3 ÷2 70 MHz
420 MHz BPF
÷7 ×2 120 MHz
Bajo ruido de fase y 187-227 MHz
sin espúreos
60 MHz

Sintetizador PLL con DDS y Mezclador: Mayores frecuencias de salida que el

DDS/DAS, que está limitado por los
divisores a la salida del PLL
fr Comparador Filtro de VCO fo = P·(fPLLO + fDDS +
de Fase Lazo N·fr)
÷P Divisor
÷N BPF Opcional
fPLLO + fDDS
Mezcla
BPF Opcional
(subir en f)
DDS
NOTA: en general, diferencia a la
salida del MX para que los divisores
trabajen a f menores
Phase-Locked
Local Oscillator
(fPLLO)


Sintetizador PLL inyectado por DDS Ventaja: mayor facilidad de implementación

que el Sintetizador PLL con DDS y Mezclador
(DDS – Driven PLL):
Inconvenientes: los del DDS
9.5 MHz ± 100 KHz

≈ 884-1622 MHz
Detector ∆f ≈ 1 Hz
DDS BPF de Fase Filtro de VCO
Lazo
9.5 MHz ± 200 KHz
BPF
Puede ser añadido
XTAL para mejorar la
50 MHz relación de 94 ≤ N ≤ 169
espúreas


Tabla comparativa:
Ejemplo: empeoramiento
del ruido de fase en un
sintetizador

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3. Osciladores, PLL y Sintetizadores

ULPGC / DSC / EITE / EC

• Dispositivo activo: arranque

ULPGC / DSC / EITE / EC

Parámetros Característicos de Osciladores:

Variación de 1 ppm ≡ ± 1 Hz sobre 1 MHz ≡ 1 ppm ó 𝟏𝟏𝟏𝟏−𝟔𝟔

ULPGC / DSC / EITE / EC

jwC1 + 1 /( jwL + R ) − 1 /( jwL + R )

ULPGC / DSC / EITE / EC

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Introducción: fase y frecuencia instantánea

v(t),i(t) T.F., T.L. v(s), i(s)

f(t) = 1/(2π) dφ(t)/dt = fc + fr(t)

Ejemplos: f(t) = wc, f(t) = ∆f cos (wmt)

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

wr(t) fr2=fo2→Vc2→Vd2→∆θ2 wr(t) Θo(t)

3.2. PLL (Phase Locked Loop)

Enganche: F.T. Error

Estabilidad Inicial: F.T. Bucle Abierto θe Vc

Realmente existe fc en VCO f(t)=fc+Kv Vc(t)

fc: frecuencia libre de oscilación para Vc(t)=0

Expresiones válidas si entendemos variaciones respecto a fc

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

ULPGC / DSC / EITE / EC Curva de transferencia orden 1

3.2. PLL (Phase Locked Loop)

Lead Lag pasivo (1+jwτ2) / (1+jwτ1) K / τ1 wn(τ2 +1/K)/2 (R1+R2)C R2C

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Bucle de orden 2: Filtro Lead Lag Activo (Procedimiento)

wn = pulsación natural del bucle

3.2. PLL (Phase Locked Loop)

3.2. PLL (Phase Locked Loop)

Enganche del PLL:

• Caso escalón de frecuencia:

Si Fs(0)=∞ → cte=0: el error de fase será proporcional a ∆f

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Transitorios del PLL: Escalón de frecuencia

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Transitorios del PLL: Escalón de frecuencia

• ξ < 1: oscilación en respuesta

3.2. PLL (Phase Locked Loop)

ξ>1 → eje real negativo (subida lenta) wn

Compromiso ⇒ ξ = cos (45º) = 0.707

Margen de enganche y seguimiento:

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Ruido: Señal de referencia

ULPGC / DSC / EITE / EC

3.2. PLL (Phase Locked Loop)

Detectores de Fase: (si la salida cambia de signo ⇒ se pierde el enganche)

• Aparecen múltiplos de la frecuencia de comparación: n·wc

3.2. PLL (Phase Locked Loop)