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PROBLEMAS
TEMA 6: CIRCUITOS
SECUENCIALES
Se dispone de una señal digital periódica C de período T y ancho de impulso T/10.
A partir de dicha señal y en sincronismo con sus flancos de subida se necesita
generar otra señal periódica S cuyos período y ancho de impulso deben ser
seleccionables mediante dos señales de control C0 y C1 tal y como se indica en la
tabla adjunta.
Controles Características de la señal S

C1 C0 Ancho de impulso Período
0 0 No se genera impulso
0 1 T 2T
1 0 2T 3T
1 1 3T 4T
Suponer que una vez iniciada la generación de una determinada secuencia, se

debe completar al menos un período de la misma antes de poder empezar a
generar otra distinta. Implementar el circuito utilizando flip-flops JK.
Luis Alberto Marqués Cuesta

Dept. de Electricidad y Electrónica
UNIVERSIDAD DE VALLADOLID
Esquema de entradas Diagrama de secuencias: T

y salidas:
C C1C0
A A A A A A A A A 00
C1 GENERADOR A B A B A B A B A 01
C0
DE S=
C A C D A C D A C D 10
INIC SECUENCIAS
A E F G A E F G A 11
Diagrama de flujo: B Controles Características de la señal S

1 C1 C0 Ancho de impulso Período
01 0 0 No se genera impulso
00  0 1 T 2T
1 0 2T 3T
A 10 C  D 1 1 3T 4T
0 1 1
INIC 
11
Est. C1C0 E  F  G
S 1 1 1
UNIVERSIDAD DE VALLADOLID 
B Est. C1C0 Tabla de fases inicial:
1 S C1C0
01
Est. Act. 00 01 10 11 S
00 
10  A A B C E 0
A C D
0 1 1 B A A A A 1

INIC 11 C D D D D 1
D A A A A 1
E  F  G
1 1 1 E F F F F 1
F G G G G 1
 G A A A A 1
Equivalencias: Estado Siguiente
B B≡D≡G
Tabla de fases reducida:
C C≡F  C1C0
00 01 10 11 S
Est. Act.
D
A A B C E 0
E D≡F B A A A A 1
F D≡G F≡G C B B B B 1
G E C C C C 1
A B C D E F Estado Siguiente
C1C0
Est. Act. 00 01 10 11 S Codificación: Ecuación de salida: S = Q1+Q0
A A B C E 0 Estado Q1 Q0
Ecuaciones de excitación:
B A A A A 1 A 0 0 Q1 Q0 Q1 Q0
C B B B B 1 B 0 1 00 01 11 10 00 01 11 10
C 1C 0 C 1C 0
E C C C C 1 C 1 0
00   00   1
Estado Siguiente
E 1 1 0 4 12 8 0 4 12 8
01 1 5
 13
 9
01  1
 5 13
1 9
Tabla de transiciones: 11 1 3 7
 15
 11
11  3
 7 15
1 11
Estado Actual Entradas Est. Siguiente Salida Excitaciones 10 1 2 6

 14
 10
10  2
 6 14
1 10
n n n+1 n+1
Dec. Q1 Q0 C1 C0 Q1 Q0 S J1 K1 J0 K0 J 1 = Q 0C 1 K1 = Q0
0 0 0 A 0 0 0  0  Q1 Q0
00 01 11 10
1 0 1 B 0 1 0  1  C 1C 0
A 0 0 0
2 1 0 C 1 0 1  0  00 0
 4
 12
1 8
3 1 1 E 1 1 1  1  01 1   1 K0 = 1
1 5 13 9
4-7 B 0 1   A 0 0 1 0   1 11 1   1
3 7 15 11
8-11 C 1 0   B 0 1 1  1 1  10   1
2 6 14 10
12-15 E 1 1   C 1 0 1  0  1 J0 = Q1+C0
Qn  Qn+1 J K Circuito:
0  0 0 C1 S
0  1 1 J Q J Q
1  0 1 C0 FF0 FF1
1  1 0
1 K Rd Q K Rd Q
Luis Alberto Marqués Cuesta C
Dept. de Electricidad y Electrónica INIC
Una central eléctrica dispone de 4 generadores, cada uno de los cuales puede producir una
potencia máxima de 200 Kw. El funcionamiento de la central es el siguiente:
- El primer generador siempre está funcionando, por pequeño que sea el consumo
demandado. El segundo generador entra a funcionar cuando el consumo solicitado
llega a 200 Kw, el tercero cuando llega a 400 Kw y el cuarto cuando llega a 600 Kw.
- Se ha dado histéresis en la desconexión de los generadores, de tal forma que el cuarto
generador se desconecta cuando el consumo baja por debajo de 500 Kw, el tercero
cuando lo hace por debajo de 300 Kw y el segundo por debajo de 100 Kw.
- En todo momento la central recibe información sobre la potencia demandada a través
de tres señales digitales A, B y C, con el siguiente código:
A B C
0 0 0 0 ≤ Consumo (Kw) < 100
0 0 1 100 ” 200
0 1 0 200 ” 300
0 1 1 300 ” 400
1 0 0 400 ” 500
1 0 1 500 ” 600
1 1 0 600 ” 700
1 1 1 700 ” 800
- La variación de la potencia demandada es siempre continua e inferior a 100 Kw/s.
Diseñar un circuito digital que controle a través de tres señales el funcionamiento de los
generadores segundo, tercero y cuarto (activos en alta), con el mínimo número de flip-flops
tipo D y las puertas que sean necesarias. Suponer que el sistema se inicializa cuando el
consumo demandado es inferior a 100 Kw.
Esquema de entradas y salidas: Diagrama de flujo:

EST. ABC
A G2 G2G3G4
B Consumo entre Consumo entre
C CIRCUITO 100 y 400 Kw
Consumo pasa
300 y 600 Kw
G3 001,010,011 011,100,101
SECUENCIAL de 400 Kw
CLK 100
INIC G4 2 3
100 110
010
Estados: Consumo baja
de 300 Kw
1: Sólo funciona el generador 1. 010 000 100 110
Consumo pasa Consumo baja Consumo baja Consumo pasa
2: Funcionan los generadores 1 y 2. de 200 Kw de 100 Kw de 500 Kw de 600 Kw
3: Funcionan los generadores 1, 2 y 3. 1 4
4: Funcionan todos los generadores. 000 111
Si el período de CLK es menor de 1 segundo, INIC
no habrá más transiciones que las indicadas. 000,001 101,110,111
Consumo por Consumo por
debajo de 200 Kw encima de 500 Kw
Tabla de fases:
ABC A B C100
Q1Q0 Est. Act. 000 001 010 011 101 110 111 G G3G4
0 0 0 0 ≤ Consumo (Kw) < 100 2
Codificación
0 0 1 1 1 2  0 0 1  100  
”  2000 0 0
0 1 2 1 2 2 20 1 0 3 200  ”
  3001 0 0
0 1 1 300 ” 400
1 0 3   2 31 0 0 3 400 3 ”4  5001 1 0
1 1 4     1 0 1 3 500 4 ”4 4 6001 1 1
1 1Siguiente
Estado 0 600 ” 700
Dept. de Electricidad y Electrónica 1 1 1 700 ” 800
UNIVERSIDAD DE VALLADOLID No hay estados equivalentes por tener todos salidas distintas.
Q1Q0
ABC
Est. Act. 000 001 010 011 100 101 110 111 G2G3G4 Tabla de transiciones:
0 0 1 1 1 2      0 0 0 Estado Actual Entradas Est. Siguiente Salidas
0 1 2 1 2 2 2 3    1 0 0 n n n+1 n+1
1 0 3   2 3 3 3 4  1 1 0 Dec. Q1 Q0 ABC Q1 Q0 G 2G 3G 4
1 1 4     3 4 4 4 1 1 1
Estado Siguiente
0-1 00 1 0 0
Ecuaciones de salida: 2 010 2 0 1
1 0 0 0 0 0
3 011   
G2 = Q1 + Q0 G3 = Q1 G 4 = Q 1Q 0 4-7 1   
Ecuaciones de excitación: 8 000 1 0 0
Q0 A Q0 A
9 001 2 0 1
00 01 11 10 00 01 11 10 10-11 01 2 0 1
BC BC
2 0 1 1 0 0
00  1 00  1 1  12 100 3 1 0
0 4 12 8 16 20 28 24
13 101   
01   01  1 1  
1 5 13 9 17 21 29 25 14-15 11  
11    11 1  1  
3 7 15 11 19 23 31 27 16-17 00  
10 2
 6
 14 10
10 18
1 22
1 30
 26
18 010 2 0 1
Q1 = 0 Q1 = 1 19 011 3 1 0
D 1 = A + Q 1C 3 1 0 1 1 0
20-21 10 3 1 0
Q0 A Q0 A 22 110 4 1 1
BC
00 01 11 10
BC
00 01 11 10 23 111   
00 0
 4 12 8
00  16 20 28
 24
24-27 0   
01   1 01  1  28 100 3 1 0
4 1 1 1 1 1
29 101 4 1 1
1 5 13 9 17 21 29 25
11    1 11  1 
3 7 15 11 19 23 31 27
30-31 11 4 1 1
10 1 2
 6
 14
1 10
10 1 18
1 22
1 30
 26
Q1 = 0 Q1 = 1
D0 = BC + Q0C
G2 = Q1 + Q0 G3 = Q1 G4 = Q1Q0 D1 = A + Q1C D0 = BC + Q0C
Circuito:
C
B
D Q D Q
A
FF1 FF0
Rd Rd
CLK
G2
INIC
G3
G4

Analizar el comportamiento del circuito que aparece en la figura:
J Q Q2
FF2
J Q K Q
FF0
K Q J Q
CLK FF1
K Q Q1
Q0
Determinar a qué frecuencia máxima puede funcionar dadas las
especificaciones temporales siguientes:
- tPD,AND = 2 ns. - tSetup,FF = 1 ns.
- tPD,XOR = 3 ns. - tHold,FF = 2 ns.
- tPD,NOT = 1 ns. - tPD,FF = 3 ns.
ANÁLISIS DEL CIRCUITO

Diagrama de flujo:
J Q Q2
FF2
J Q K Q EST.
FF0 Q2Q1Q0
K Q J Q
CLK FF1
K Q Q1 A B
Q0 000 001
J2 = Q0Q1 J1 = Q0Q2 J0 = Q1Q2 E D
K2 = Q0Q1 K1 = Q0Q2 K0 = Q1Q2 100 011
Tabla de transiciones: Es un contador
de módulo 8 en
Estado Actual Excitaciones Estado Siguiente
Q2
n
Q1
n
Q0
n
J2 K2 J1 K1 J0 K0 Q2
n+1 n+1 n+1
Q1 Q0
código Gray
F C
A 0 0 0 0 1 0 0 1 0 0 0 1 B
B 0 0 1 0 0 1 0 1 0 0 1 1 D 101 010
C 0 1 0 1 0 0 0 0 1 1 1 0 G
D 0 1 1 0 0 1 0 0 1 0 1 0 C
JK Qn+1 H G
E 1 0 0 0 1 0 0 0 1 0 0 0 A
00 Qn 111 110
F 1 0 1 0 0 0 1 0 1 1 0 0 E 01 0
G 1 1 0 1 0 0 0 1 0 1 1 1 H 10 1
H 1 1 1 0 0 0 1 1 0 1 0 1 F 11 Qn

FRECUENCIA MÁXIMA DE FUNCIONAMIENTO
Para que un circuito secuencial síncrono
X1 Z1
funcione correctamente, el período T de la señal
COMBINACIONAL
X. 2 .. .. Z. 2
.. . . .. de reloj debe verificar:
CIRCUITO
XN ZM
y1 Y1
T  tPD,FF + tPD,COMB + tSetup,FF
y2 Y2
.. .. Tmin
. .
yQ YP
CLK
... ...
.. MEMORIA ..
. (flip-flops)
. tPD,FF tPD,COMB tSetup,FF
CLK Además: tHold,FF  tPD,FF + tPD,COMB ()
En un circuito síncrono, los FF funcionan en

J Q Q2
FF2
paralelo  Hay que ir al caso más restrictivo,
J Q K Q
en nuestro circuito la entrada J del FF0, donde
FF0 tPD,COMB = tPD,XOR + tPD,NOT = 4 ns.
K Q J Q
CLK FF1 Por tanto:
K Q Q1 Tmin = tPD,FF + tPD,COMB + tSetup,FF = 3+4+1 ns = 8 ns
Q0
tPD,AND = 2 ns tSetup,FF = 1 ns 1 1 1
Fmax = = = = 0.125109 s-1
tPD,XOR = 3 ns tHold,FF = 2 ns Tmin 8 ns 810-9 s
tPD,NOT = 1 ns tPD,FF = 3 ns Fmax = 125 MHz
Luis Alberto Marqués Cuesta La condición () se cumple para los 3 FF, ya que
Dept. de Electricidad y Electrónica tHold,FF < tPD,FF.
Determinar si el circuito que diseñamos Est. Act. Ent. Est. Sig. Sal. Excitaciones
en el apartado 5.2 para el detector de la n n
Q2Q1Q0 X
n n+1 n+1 n+1
Q2 Q1 Q0 Z J2 K2 J1 K1 J0 K0
secuencia 1011 como autómata de 0 0 0 0 A 0 0 0 0 0  0  0 
A
Moore se puede bloquear. 0 0 0 1 B 0 0 1 0 0  0  1 
0 0 1 0 C 0 1 0 0 0  1   1
B
0 0 1 1 B 0 0 1 0 0  0   0
Expresiones:
J1 = X(Q2+Q0) 0 1 0 0 A 0 0 0 0 0   1 0 
JK Qn+1 C
Z = Q2 0 1 0 1 D 0 1 1 0 0   0 1 
K1 = XQ0 00 Qn
0 1 1 0 C 0 1 0 0 0   0  1
01 0 D
10 1 0 1 1 1 E 1 0 0 0 1   1  1
J2 = XQ1Q0 J0 = X
11 Qn 1 0 0 0 C 0 1 0 1  1 1  0 
K2 = 1 K0 = X+Q1 E
1 0 0 1 B 0 0 1 1  1 0  1 
1 0 1 0 C 0 1 0 1 0 1 1 0 0 1
F
Diagrama de flujo: 1 0 1 1 B 0 0 1 1 0 1 0 1 1 0
X 1 1 0 0 A 0 0 0 1 0 1 1 1 0 1
Estado G
F 1 1 0 1 D 0 1 1 1 0 1 0 0 1 1
1 0 Z 1 1 1 0 C 0 1 0 1 0 1 1 0 0 1
H
1 1 1 1 1 1 A 0 0 0 1 1 1 0 1 1 1
1
0
0 A 1 B 0 C 1 D 1 E
0 0 0 0 1
0 0 0 Puesto que los estados siguientes a los no
1
1 H permitidos son siempre estados permitidos
1 para todas las combinaciones de entradas,
0 G el circuito NO SE BLOQUEA.
Dept. de Electricidad y Electrónica 1
Considerar el circuito que aparece en la figura. Tiene una entrada de datos X, y sus salidas
coinciden con las variables de estado interno, es decir, con las salidas de los flip-flops.
Q0 Q1 Q2
D Q T Q J Q
FF0 FF1 K FF2
Rd Q Rd Rd
CLK
INIC
Responder a las siguientes preguntas:

a) Determinar su diagrama de flujo.
b) ¿Está bien diseñado?
c) ¿Se podría bloquear el circuito?
d) Completar el siguiente cronograma:
CLK
Q2
Q1
Q0
Q0 Q1 Q2
a) Diagrama de flujo.
X
Est. Act. Entr. Excitaciones Est. Siguiente J
n n n n+1 n+1 n+1 D Q T Q Q
Q 2Q 1Q 0 X J2K2 T1 D0 Q2 Q1 Q0 FF0 FF1 K FF2
Rd Q Rd Rd
0 0 0 0 0 0 0 1 0 0 1 0 2 CLK
1 1 1 0 1 1 0 6 INIC
0 0 0 0 0 0 0 0 Excitaciones: J2 = K2 = XQ1
1 0 0 1 0
1 1 1 1 1 0 1 5 T1 = Q0 D0 = XQ0
2 0 1 0 0 1 1 1 0 1 0 0 4
1 0 0 0 0 0 0 0
X
0 1 1 0 1 1 0 6 Est.
3 0 1 1 0
1 0 0 1 0 1 1 3
4 1 0 0 0 0 0 1 0 1 1 0 6
1 INIC 1
1 1 1 0 0 1 0 2
0 0 0 0 1 0 0 4 0 0
5 1 0 1 0
1 1 1 1 0 0 1 1 1 0 2
0 1 1 0 0 0 0 0 1 0
6 1 1 0 1
1 0 0 0 1 0 0 4
3 0 1 1 0 7
7 1 1 1 0 1 1 0 0 0 1 0 2
1 0 0 1 1 1 1 7 0 1
6 4 1
0 0
Luis Alberto Marqués Cuesta 1 5

b) ¿Está bien diseñado? Est.
X
Desde el estado inicial, sólo se recorren los 1 INIC 1
estados 0, 2, 4 y 6. Los estados 1, 3, 5 y 7 no se 0 0
alcanzan nunca  Son estados no permitidos. 1 0 2
1 0
Si sólo hay cuatro estados permitidos, al sistema
le sobra un bit de estado (Q0 es siempre 0)  3 0 1 1 0 7
 El sistema está mal diseñado 0 1
6 4 1
c) ¿Se puede bloquear? 0 0
Sí, desde los estados no permitidos cuando X=1.
1 5
d) Cronograma:
CLK
X 0 0 1 1 1 0 1
Q2 0 0 1 0 0 1 0 1
Q1 0 1 0 1 0 1 0 1
Q0 0 0 0 0 0 0 0 0
ESTADO: 0 2 4 2 0 6 0 6
Diseñar un circuito secuencial síncrono que controle las luces intermitentes de
un coche. El sistema dispondrá de 3 entradas: DE (giro a la derecha), IZ (giro a
la izquierda) y EM (luces de emergencia); y de dos salidas: D (intermitente
derecho) e I (intermitente izquierdo). D o I = 1 hacen que la correspondiente luz
de intermitencia se encienda mientras que si toman el valor 0 ésta permanece
apagada. Cuando la entrada DE toma el valor 1 debe activarse el intermitente
derecho, hasta que DE vuelva a 0. Del mismo modo actuará el intermitente
izquierdo con la entrada IZ. Al activar la entrada EM, prioritaria respecto de DE e
IZ, deben activarse a la vez ambos intermitentes. Considerar además que las
entradas DE e IZ no pueden tomar el valor 1 a la vez. Generar al menos un ciclo
de intermitencia en cada caso. La señal de reloj que utiliza el sistema tiene una
frecuencia igual al doble de la frecuencia de las luces intermitentes. Se pide:
a) Construir el diagrama de flujo del sistema (sin estados redundantes) como
autómata de Moore y como autómata de Mealy.
b) Implementarlo con flip-flops tipo D y las puertas que sean necesarias a partir
del diagrama de flujo que prefieras.

a) Esquema de entradas y salidas: Diagrama de secuencias:

DE FCLK = 2FD,I CLK
IZ I

CIRCUITO
EM TD,I = 2TCLK D, I
SECUENCIAL
CLK D
Se necesitan 2 estados para generar cada ciclo de
INIC intermitencia
000 INIC
Diagrama de flujo como autómata de Moore:
100 010
B A C
Estado DE, IZ, EM 10 00 01
 
D, I Intermitente Intermitente
derecho  1 izquierdo
D Luces de
11 emergencia
Diagrama de flujo como autómata de Mealy:
1/11
DE, IZ, EM / D, I
Estado 010/01
000/00 A 100/10 B
UNIVERSIDAD DE VALLADOLID INIC /00
DE,IZ,EM / D,I 1/11
b) Diseño como autómata de Mealy: Estado
010/01
Tabla de fases: 000/00 A 100/10 B
DE,IZ,EM
000 001 010 011 100 101 110 111 INIC /00
E. Act.
A A/00 B/11 B/01 B/11 B/10 B/11 Codificación: Estado Q
B A/00 A/00 A/00 A/00 A/00 A/00 A 0
B 1
Estado Siguiente / D, I
Tabla de transiciones: Ecuaciones de excitación y salida:

Q,DE
00 01 11 10
Est. Act. Entradas Est. Sig. Salidas IZ,EM
n n+1 00 1
Dec. Q DE IZ EM Q D I 0 4 12 8
01 1 1
0 0 0 0 A 0 0 0 1 5 13 9
1 0 0 1 B 1 1 1 11 1 3
 7
 15 11
2 0 1 0 B 1 0 1 10 1 2
 6
 14 10
3 A 0 0 1 1 B 1 1 1
4 1 0 0 B 1 1 0 Qn+1 = DFF = DE∙Q + IZ∙Q + EM∙Q
5 1 0 1 B 1 1 1 Q,DE
00 01 11 10
Q,DE
00 01 11 10
6-7 1 1      IZ,EM IZ,EM
00 1 00
8-11 0   A 0 0 0 0 4 12 8 0 4 12 8
12-13 B 1 1 0  A 0 0 0 01 1 1
1 5 13 9
01 1 1
1 5 13 9
14-15 1 1      11 1 3
 7
 15 11
11 1 3
 7
 15 11
Luis Alberto Marqués Cuesta 10 2

 6
 14 10
10 1 2
 6
 14 10

UNIVERSIDAD DE VALLADOLID D = DE∙Q + EM∙Q I = IZ∙Q + EM∙Q
Circuito:
DE
D
EM
I
IZ
Q D
FF
Q Rd CLK
INIC
Para que el sistema empieze a
funcionar en el estado A
Un circuito secuencial síncrono tiene dos entradas (X1, X0) y dos salidas
(Z>, Z<). Las entradas representan un número en binario natural N de dos
bits. Si el valor de N en el ciclo de reloj actual es mayor que el valor que
tuvo en el ciclo anterior, entonces la salida Z> se pone a 1. Si dicho valor
es menor, Z< se pone a 1. En cualquier otro caso, Z>=Z<=0. Suponer que
el circuito se inicializó hace tiempo. Se pide:
a) Describir el diagrama de flujo del sistema como autómata de Mealy.
b) ¿Cuantos estados tendrá el circuito equivalente de Moore?
c) Diseñar el circuito con flip-flops tipo D activos por el flanco negativo
del reloj.

a) Esquema de entradas y salidas: Estados:

INIC: Estado de inicialización.
X1
Z> 0: El número que llegó en el anterior ciclo fue un 0.
X0 CIRCUITO
1: El número que llegó en el anterior ciclo fue un 1.
CLK SECUENCIAL Z< 2: El número que llegó en el anterior ciclo fue un 2.
INIC
3: El número que llegó en el anterior ciclo fue un 3.
Diagrama de flujo: 00/00
X1X0 / Z>Z< Tabla de fases:

EST. X1X0
0 00 01 10 11
Est. Act.
00/00
INIC 0/00 1/00 2/00 3/00
INIC
10/10
0 0/00 1/10 2/10 3/10

11/00 01/00
1 0/01 1/00 2/10 3/10
01/01
11/00 2 0/01 1/01 2/00 3/10
INIC 3 1
11/10 3 0/01 1/01 2/01 3/00
00/01
Estado Siguiente / Z>Z<
10/00 No hay estados equivalentes por

tener todos salidas distintas.
2
01/00 Al estado INIC no se vuelve nunca 
Podemos eliminarlo si se supone que
Luis Alberto Marqués Cuesta 10/00 el sistema se inicializó hace tiempo.
b) Equivalente de Moore:
Si eliminamos el estado INIC, la tabla de fases queda:
X1X0
Est. Act. 00 01 10 11
0 0/00 1/10 2/10 3/10
1 0/01 1/00 2/10 3/10
2 0/01 1/01 2/00 3/10
3 0/01 1/01 2/01 3/00
Estado Siguiente / Z>Z<
Para pasar al equivalente de Moore, habrá que dividir:

 El estado 0 en dos: uno con salidas 00 y el otro con salidas 01.
 El estado 1 en tres: uno con salidas 10, otro con salidas 00 y el otro con salidas 01.
 El estado 2 en tres: uno con salidas 10, otro con salidas 00 y el otro con salidas 01.
 El estado 3 en dos: uno con salidas 10 y el otro con salidas 00.
Por tanto, el circuito equivalente de Moore tendrá diez estados.
Para implementar el circuito como autómata de Moore se necesitarían 4 flip-flops,
mientras que si lo implementamos como autómata de Mealy sólo 2 flip-flops.
c) Diseño como autómata de Mealy:

Se necesitan dos bits para codificar los cuatro estados. Se pueden asignar las Estado Q1 Q0
combinaciones binarias a los estados como se quiera, pero si se escoge la 0 0 0
asignación de la tabla contigua se tiene la ventaja de que el estado siguiente 1 0 1
coincide con las entradas. Esto simplifica el circuito considerablemente. 2 1 0
Tabla de transiciones: 3 1 1
Entradas Estado Actual Est. Siguiente Salidas Ecuaciones de excitación:
n n n+1 n+1 n+1 n+1
Dec. X1 X0 Q1 Q0 Q1 Q0 Z> Z< D1 = Q1 = X1 D0 = Q0 = X0
0 0 0 0 0 0
Ecuaciones de salida:
1 1 0 1 0 1
0 0 0 0 0 X1X0
2 2 1 0 0 1 Q1 Q0
00 01 11 10
3 3 1 1 0 1
00 1 1 1
4 0 0 0 1 0
0 4 12 8
01 1 1
5 1 0 1 0 0 1 5 13 9
0 1 1 0 1
6 2 1 0 0 1 11 3 7 15 11
7 3 1 1 0 1 10 1
2 6 14 10
8 0 0 0 1 0 Z> = X1Q1 + X1X0Q0 + X0Q1Q0

9 1 0 1 1 0
1 0 2 1 0 X1X0
10 2 1 0 0 0 00 01 11 10
Q1 Q0
11 3 1 1 0 1
00
12 0 0 0 1 0 0 4 12 8
13 1 0 1 1 0 01 1
1 1 3 1 1
1 5 13 9
14 2 1 0 1 0 11 1 3
1 7 15
1 11
15 3 1 1 0 0 10 1 1
2 6 14 10

Dept. de Electricidad y Electrónica Z< = X1Q1 + X1X0Q0 + X0Q1Q0
Circuito:
X1
X0
D Q
FF1
Q
D Q
FF0
CLK Q
No se considera sistema de inicialización

porque el estado INIC no se ha tenido en
cuenta en el diseño. Independientemente
del estado en el que este circuito
empiece a funcionar, las salidas Z> y Z<
en el primer ciclo de CLK serán erróneas,
pero a partir de ahí el comportamiento del
circuito será ya el correcto.
Z> Z<
Se desea diseñar un circuito lógico secuencial para supervisar la presencia de
una indicación de alarma. El funcionamiento del circuito debe ser el que se
describe a continuación:
a) Tendrá una entrada de reloj C, una entrada asíncrona de “detección de
alarma” E y una salida síncrona de “encendido de alarma” S.
b) Su funcionamiento será síncrono con la señal de reloj.
c) Desde un estado inicial, se deberá poner en 1 la salida S si y sólo si la
entrada E se encuentra en 1 durante tres impulsos de reloj consecutivos.
d) En caso de que se haya puesto S en 1, sólo volverá a valer 0 cuando la
entrada E se encuentre en 0 durante dos impulsos de reloj consecutivos,
volviendo al estado inicial.
Hacer el diseño con el mínimo número de flip-flops JK con entradas de reset
directas y las puertas lógicas que sean necesarias.

Esquema de entradas y salidas: Si se hiciera el diseño como autómata de Mealy,

tendríamos que:
E S = f(Qi, E)
(Asíncrona)
CIRCUITO
S En consecuencia, S sería asíncrona por serlo E.
C SECUENCIAL (Síncrona)
Por tanto, forzosamente hay que hacer el diseño
INIC
como autómata de Moore:
S = f(Qi)
Diagrama de flujo: 1
Estados:
EST. E 1 1 A: Estado inicial. E se mantiene en 0.
B C D
S 0 0 1 B: Llega el primer 1 por E.
1
C: Llega el segundo 1 por E.
0 0 1 0
A D: Llega el tercer 1 por E  S se pone en 1.
0
0 E: Llega el primer 0 desde el estado D.
0 E
INIC 1
Equivalencias:
Tabla de fases: E
Est. Act. 0 1 S
B B≡C No hay estados
A A B 0 equivalentes.
B A C 0 C B≡D C≡D
C A D 0 D
D E D 1
Luis Alberto Marqués Cuesta E A D 1 E A≡E
UNIVERSIDAD DE VALLADOLID Estado Siguiente A B C D
Codificación: Estado Q 2Q 1Q 0 Se necesitan 3 bits para codificar 5 estados.
A 0 0 0 Al estado inicial A hay que darle forzosamente el código 000
B 0 0 1 para poder inicializar el sistema en él a través de las
C 0 1 0 entradas de reset directo de los flip-flops.
D 0 1 1
E 1 0 0 El resto de estados puede codificarse como se desee.
Tabla de transiciones:
Estado Actual Entr. Sal. Estado Siguiente Excitaciones Qn  Qn+1 J K
n n n n+1 n+1 n+1
Dec. Q2 Q1 Q0 E S Q2 Q1 Q0 J2 K2 J1 K1 J0 K0 0  0 0
0 0 A 0 0 0 0  0  0  0  1 1
A 0 0 0 0 1  0 1
1 1 B 0 0 1 0  0  1  1  1 0
2 0 A 0 0 0 0  0   1
B 0 0 1 0
3 1 C 0 1 0 0  1   1
4 0 A 0 0 0 0   1 0 
C 0 1 0 0
5 1 D 0 1 1 0   0 1 
6 0 E 1 0 0 1   1  1
D 0 1 1 1
7 1 D 0 1 1 0   0  0
8 0 A 0 0 0  1 0  0 
E 1 0 0 1
9 1 D 0 1 1  1 1  1 
10-11  1 0 1            
12-15  1 1             

n n
Ecuaciones de salida y excitación: Q 2Q 1
n
Q0 E
00 01 11 10
n n
Q 2Q 1
Q0
n 00 01 11 10 00  
0 4 12 8
K2 = 1
0  1 01  
0 2 6 4 1 5 13 9
J0 = E
1 1   11  
1 3 7 5 3 7 15 11
S = Q1Q0 + Q2 10 1  
2 6 14 10
n n
Q 2Q 1 J2 = Q1Q0E
n
Q0 E
00 01 11 10 n n n n
Q 2Q 1 Q 2Q 1
00   n
Q0 E
00 01 11 10 Q0 E
n 00 01 11 10
0 4 12 8
01   1 00  1   00    
1 5 13 9 0 4 12 8 0 4 12 8
11 1    01    01    
3 7 15 11 1 5 13 9 1 5 13 9
10    11    11 1  
2 6 14 10 3 7 15 11 3 7 15 11
J1 = Q0E + Q2E 10  1   10 1 1  
2 6 14 10 2 6 14 10
Dept. de Electricidad y Electrónica K1 = E K0 = Q1 + E
Circuito:
S
Q J
FF2 K 1
Q Rd
Q J
FF1 K
Q Rd
Q J
FF0 K
Luis Alberto Marqués Cuesta Q Rd C
UNIVERSIDAD DE VALLADOLID INIC
Por una línea de datos serie I se transmiten de forma continua palabras
de 3 bits codificadas en binario natural. Se desea proteger la transmisión
frente a posibles errores añadiendo un bit de paridad par P. Construir un
circuito que genere P a la vez que se recibe el tercer bit por I. Durante la
transmisión de los dos primeros bits P debe mantenerse en cero.
Implementar el circuito con el mínimo número de flip-flops JK con
entradas de set directas y las puertas lógicas que sean necesarias.

Esquema de entradas y salidas:

Para cumplir con la especificación de que P se
I
actualice a la vez que se recibe el tercer bit por I, P
CIRCUITO debe ser necesariamente función explícita de I.
P
CLK SECUENCIAL
Por ello, forzosamente hay que plantear el diseño
INIC como autómata de Mealy: P = f(Qi, I)
Diagrama de flujo:
INIC Estados:
I/P
EST. Hay que llevar cuenta de la paridad.
A
A: Estado inicial.
1er 0/0 1/0 B: Llega el primer bit y es 0 (paridad par).
bit C: Llega el primer bit y es 1 (paridad impar).
B C D: Desde el estado B, llega el segundo bit
(par) (impar)
y es 0 (paridad par).
2º 0/0 1/0 0/0 1/0 E: Desde el estado B, llega el segundo bit
bit y es 1 (paridad impar).
F: Desde el estado C, llega el segundo bit
D E F G y es 0 (paridad impar).
(par) (impar) (impar) (par)
G: Desde el estado C, llega el segundo bit
3er 0/0,1/1 0/1,1/0 0/1,1/0 0/0,1/1 y es 1 (paridad par).
bit

A
Tabla de fases inicial: Equivalencias:
I B≡D
Est. Act. 0 1 B C≡E
A B/0 C/0 B≡F D≡F
C C≡G E≡G
B D/0 E/0
C F/0 G/0 D
D A/0 A/1 E
E A/1 A/0
F A/1 A/0 F
G A/0 A/1 G
Est. Siguiente/P
A B C D E F
Tabla de fases reducida: D ≡ G : Me quedo con D, elimino G y lo sustituyo por D
E ≡ F : Me quedo con E, elimino F y lo sustituyo por E
I 0 1
Est. Act.
A B/0 C/0 Codificación: Se necesitan 3 bits para codificar los 5 estados.
B D/0 E/0
C E/0 D/0 Estado Q2Q1Q0
D A/0 A/1 A 1 1 1 Inicializaremos el circuito
B 0 0 0 a través de las entradas
E A/1 A/0
C 0 0 1 Sd de los flip-flops.
Est. Siguiente/P
D 0 1 0
Luis Alberto Marqués Cuesta E 0 1 1
Tabla de transiciones:
Estado Actual Entr. Sal. Estado Siguiente Excitaciones Qn  Qn+1 J K
n n n n+1 n+1 n+1
Dec. Q2 Q1 Q0 I P Q2 Q1 Q0 J2 K2 J1 K1 J0 K0 0  0 0
0 0 0 D 0 1 0 0  1  0  0  1 1
B 0 0 0 1  0 1
1 1 0 E 0 1 1 0  1  1  1  1 0
2 0 0 E 0 1 1 0  1   0
C 0 0 1
3 1 0 D 0 1 0 0  1   1 Ecuación de salida:
4 0 0 A 1 1 1 1   0 1  Q2 Q1
D 0 1 0
5 1 1 A 1 1 1 1   0 1  Q0 I
00 01 11 10
6 0 1 A 1 1 1 1   0  0 00 0 0  
E 0 1 1 0 4 12 8
7 1 0 A 1 1 1 1   0  0 01 0  
1 5 13 9
8-11  1 0              11 0 0 0 
12-13  1 1 0             3 7 15 11
10 0 0 
14 0 0 B 0 0 0  1  1  1 2 6 14 10
A 1 1 1 P = Q1Q2(Q0+I)(Q0+I)
15 1 0 C 0 0 1  1  1  0
P = Q1Q2(Q0I)
Q2 Q1 Q2 Q1 Q2 Q1 Q2 Q1
Q0 I
00 01 11 10 Q0 I
00 01 11 10 Q0 I
00 01 11 10 Q0 I
00 01 11 10
00 0 0 4
 12
 8
00  0
0 4
 12
 8
00 0 0 4
 12
 8
00  0
 4
 12
 8
K2 = J1 = 1 01 0 1 5
 13
 9
01  1
0 5
 13
 9
01 1 5
 13
 9
01  1
 5
 13
 9
11 0 3 7
 15
 11
11  3
0 7 15
 11
11  3
 7
 15
 11
11 3
0 7
0 15
 11
10 0 2 6
 14
 10
10  2
0 6 14
 10
10  2
 6
 14
 10
10 0 2
0 6 14
 10
Luis Alberto Marqués Cuesta J 2 = Q1 K1 = Q2 J 0 = Q1 + I K0 = (Q1+I)(Q2+I)

Circuito:
Q J
FF2 K 1
Q Sd
Q J 1
FF1 K
Q Sd
Q J
FF0 K
Q Sd CLK
Dept. de Electricidad y Electrónica INIC
Un circuito secuencial síncrono tiene una entrada X y una salida Z. Por X
se transmiten pulsos positivos de 1, 2 o 3 ciclos de duración. Desde un
pulso al siguiente X permanece en 0 un mínimo de 10 ciclos. La salida Z
debe ponerse en 1 tras terminar el pulso de entrada y permanecerá en 1
durante 3 ciclos si el pulso en X duró 1 ciclo, durante 2 ciclos si en X
duró 2 y durante un ciclo si en X duró 3. En los demás casos Z debe ser
0. Diseñar el circuito como autómata de Mealy utilizando el mínimo
número de flip-flops tipo T y las puertas que sean necesarias.

Esquema de entradas y salidas:
X
CIRCUITO
CLK Z
SECUENCIAL
INIC
Diagrama de secuencias:
CLK
Hay sólo tres posibilidades:
X
(a)
Z
X
(b)
Z
X
(c)
Z
El sistema consiste en la combinación de un detector y un generador de secuencias:

a) Primeramente hay que detectar si por X llega un pulso de 1, 2 o 3 ciclos de duración.
b) En función de la detección, hay que generar un pulso por Z de 1, 2 o 3 ciclos de duración.

Entre la detección y la generación se abarcan 4 ciclos de CLK 
Dept. de Electricidad y Electrónica  Se necesitan 4 estados para describir cada caso posible.
Diagrama de secuencias: Diagrama de flujo: X/Z
EST.
CLK
0/0
X 1/0 1/0 1/0
(a) A B C D
Z
X
INIC 0/1 0/1
(b) 0/1
Z
X F E
(c)
Z
0/1 0/1
0/1
Estados: A: Estado inicial.
A, B, C y D representan la situación (a). G
A, B, C y E representan la situación (b).
A, B, F y G representan la situación (c).
Tabla de fases inicial: X

Est. Act. 0 1
A A/0 B/0
B F/1 C/0
C E/1 D/0
D A/1  Desde los estados D, E, F y G no hay
E A/1  transiciones asociadas a X=1 porque, una
vez ha llegado el pulso por X, permanece
F G/1  en 0 al menos durante 10 ciclos de CLK
Luis Alberto Marqués Cuesta G A/1   Habrá 4 estados imposibles.
UNIVERSIDAD DE VALLADOLID Est. Siguiente/Z
Tabla de fases inicial: Equivalencias y pseudo-equivalencias:

X 0 1 B
Est. Act.
A A/0 B/0 E≡F
C C≡D
B F/1 C/0
C E/1 D/0 D
D A/1 
E
E A/1 
F G/1  F F≡G E≡G
G A/1 
G
Est. Siguiente/Z
A B C D E F
Dos estados son pseudo-equivalentes
si son equivalentes salvo por uno o D ≡ E ≡ G: Me quedo con D, elimino E y G y los sustituyo por D
varios estados imposibles. C= F: Me quedo con C, elimino F y lo sustituyo por C
Tabla de fases reducida: Codificación:

Se necesitan 2 bits para codificar los 4 estados.
X 0 1
Est. Act.
Estado Q1Q0
A A/0 B/0
A 0 0 Inicializaremos el circuito a
B C/1 C/0 través de las entradas Rd
B 0 1
C D/1 D/0 de los flip-flops.
C 1 0
D A/1  D 1 1
Luis Alberto Marqués Cuesta Est. Siguiente/Z
Tabla de fases reducida: Tabla de transiciones:
X 0 1 Estado Actual Entr. Sal. Est. Siguiente Excit. Qn  Qn+1 T
Est. Act. n n n+1 n+1
Dec. Q1 Q0 X Z Q1 Q0 T1 T0 0  0 0
A A/0 B/0 0 0 0 A 0 0 0 0 0  1 1
A 0 0 1  0 1
B C/1 C/0 1 1 0 B 0 1 0 1 1  1 0
C D/1 D/0 2 0 1 C 1 0 1 1
B 0 1
D A/1  3 1 0 C 1 0 1 1
Est. Siguiente/Z 4 0 1 D 1 1 0 1
C 1 0 D
5 1 0 1 1 0 1
6 0 1 A 0 0 1 1
D 1 1
7 1      
Ecuación de salida: Ecuaciones de excitación:

n n n n n n
Q 1Q 0 Q 1Q 0 Q 1Q 0
X
00 01 11 10 X
00 01 11 10 X
00 01 11 10
0 0 0 0 0 0 0
0 2 6 4 0 2 6 4 0 2 6 4
1 0 0  0 1 0  0 1 
1 3 7 5 1 3 7 5 1 3 7 5
Z = X(Q1+Q0) T1 = Q0 T0 = X+Q1+Q0
Circuito:
Q T
FF1
Rd
Q T
FF0
Rd CLK
INIC

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PROBLEMAS

Controles Características de la señal S

Suponer que una vez iniciada la generación de una determinada secuencia, se

Luis Alberto Marqués Cuesta

Esquema de entradas Diagrama de secuencias: T

Diagrama de flujo: B Controles Características de la señal S

Estado Actual Entradas Est. Siguiente Salida Excitaciones 10 1 2 6

Esquema de entradas y salidas: Diagrama de flujo:

G2 = Q1 + Q0 G3 = Q1 G4 = Q1Q0 D1 = A + Q1C D0 = BC + Q0C

Luis Alberto Marqués Cuesta

ANÁLISIS DEL CIRCUITO

Luis Alberto Marqués Cuesta

CLK Además: tHold,FF  tPD,FF + tPD,COMB ()

En un circuito síncrono, los FF funcionan en

Responder a las siguientes preguntas:

Luis Alberto Marqués Cuesta 1 5

Luis Alberto Marqués Cuesta

a) Esquema de entradas y salidas: Diagrama de secuencias:

Tabla de transiciones: Ecuaciones de excitación y salida:

Luis Alberto Marqués Cuesta 10 2

Dept. de Electricidad y Electrónica

Luis Alberto Marqués Cuesta

a) Esquema de entradas y salidas: Estados:

X1X0 / Z>Z< Tabla de fases:

0 0/00 1/10 2/10 3/10

Estado Siguiente / Z>Z<

10/00 No hay estados equivalentes por

Para pasar al equivalente de Moore, habrá que dividir:

c) Diseño como autómata de Mealy:

8 0 0 0 1 0 Z> = X1Q1 + X1X0Q0 + X0Q1Q0

Luis Alberto Marqués Cuesta

No se considera sistema de inicialización

Luis Alberto Marqués Cuesta

Esquema de entradas y salidas: Si se hiciera el diseño como autómata de Mealy,

Luis Alberto Marqués Cuesta

Luis Alberto Marqués Cuesta

Esquema de entradas y salidas:

Luis Alberto Marqués Cuesta

Luis Alberto Marqués Cuesta J 2 = Q1 K1 = Q2 J 0 = Q1 + I K0 = (Q1+I)(Q2+I)

Luis Alberto Marqués Cuesta

Esquema de entradas y salidas:

El sistema consiste en la combinación de un detector y un generador de secuencias:

Luis Alberto Marqués Cuesta

Tabla de fases inicial: X

Tabla de fases inicial: Equivalencias y pseudo-equivalencias:

Tabla de fases reducida: Codificación:

Ecuación de salida: Ecuaciones de excitación:

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