19/9/2020 Diseño de LFSR de 4 bits en FPGA

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Diseño de LFSR de 4 bits en FPGA

Anjan Kumar, Shelesh Krishna Saraswat, Tarun Agrawal
Departamento de Ingeniería Electrónica y Comunicaciones
Universidad GLA, Mathura, India
anjan.kumar@gla.ac.in, shelesh.saraswat@gla.ac.in, tarun.ag.1506@gmail.com

Resumen : LFSR está instalado en el lado del transmisor en el sistema CDMA usado. En n = 3, Pt = 2.58x10 ^ -6 W, n = 5, Pt = 3.81x10 ^ -6 W y
para generar una secuencia pseudoaleatoria. En este trabajo n = LFSR de 4 bits varios resultados calculados con Vdd = 3.3vy fclk = 1MHZ [4].
se sintetiza y simula en la placa Artix -7 FPGA utilizando
diferentes técnicas estándar de entrada-salida. Para diseñar 4 bits
LFSR, LVCMOS_18, HSTL_I_18, HSTL_II_18, SSTL_I_18 y
SSTL_II_18 Se utilizan estándares IO y cantidad de energía
el requisito se calcula en el enlace ascendente y descendente de CMDA
frecuencias operativas promedio y encuentre LVCMOS_18 es más
Estándar IO de eficiencia energética entre estos otros estándares IO.

Palabras clave: FPGA, estándares de E / S, DFT, búfer BIST, LFSR, Artix-

7, HSTL, baja potencia, memoria.

YO. I NTRODUCCION
Seleccionar la familia de energía más eficiente entre las diversas
diferentes familias juegan un papel clave para desarrollar un
circuito. Estas diversas familias tienen diferentes características
tamaños (tamaño del canal del transistor). Para mejorar Figura 1 LFSR de bit de reloj con compuerta [4]

rendimiento en el dispositivo y también menor costo y área, La arquitectura paralela de LFSR se implementa utilizada en BCH,
escala del fabricante la geometría de IC. Durante el escalado Codificador de códigos de control de errores CRC, reduce el tiempo de área del producto
fabricante, debe recordar una cosa con cada reducción en un 59% en comparación con el LFSR tradicional basado en retroalimentación XOR
parámetros de IC. Bajo la sombra de la electrónica [10].
industrias día a día como la tecnología de semiconductores es
en auge. LFSR se utiliza en varias aplicaciones, cuando hay
una necesidad de secuencias binarias aleatorias largas con un alto grado de
aleatoriedad con complejidad y equilibrio de ceros y unos. Eso
se utiliza en diversas aplicaciones, como comunicaciones digitales,
Técnicas estadísticas de Monte Carlo, guía de correlación
sistemas, CDMA, comunicación inalámbrica, satélite
Figura 2 LFSR para polinomio generador [10]
Comunicación, codificación de control de errores, criptografía y
patrones de impulsos de radar de alcance [5]. En aplicación militar a El flujo de bits aleatorio se genera utilizando Non-Linear
Feedback Shift Register en el área de criptografía [5].
transmitir información con alta seguridad se utiliza. Los LFSR son
también se utiliza en DFT y BIST. Las LFSR se utilizan para realizar
Compresión de respuesta en la autoprueba integrada, mientras que para la DFT,
es una fuente de secuencias binarias pseudoaleatorias.
Actualmente el nuevo dispositivo en VLSI de baja potencia es FinFet, que es
MOSFET de doble puerta con un tamaño de función de 18 nm. En el diseño
cualquier circuito, los factores principales son el voltaje de funcionamiento, la frecuencia
y temperatura, etc.el voltaje y la frecuencia de funcionamiento
rango depende de eso para qué tipo de circuito de aplicación
se utilizará.

II. TRABAJOS DE INVESTIGACIÓN ANTERIORES

LFSR está diseñado utilizando la técnica de reloj cerrado para
Figura 3 No LFSR con lógica de alimentación directa no lineal [5]
reducir el consumo de energía, dependiendo de la tecnología
Para satisfacer la necesidad del usuario de una operación rápida, diferentes LFSR
naturaleza del diseño. Aquí la celda estándar digital de 0.35x10 ^ -6 m es
está diseñado con prueba matemática de cómo convertir LFSR

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en su forma de espacio de estado equivalente. Para lograr muy

alta velocidad, pero el costo del hardware aumenta. Entonces aqui esta
compensación entre el costo del hardware y la velocidad del circuito. Esta
El circuito se utiliza en el codificador del código de control de errores. Este circuito es
de nuevo modificado en base a la estructura IIR para dar un alto
rendimiento, también logra un mejor producto tiempo-área [9].

Figura 6 Diagrama de bloques del transmisor Cognitive-CDMA [15]

III. FPGA

Figura 4 Arquitectura LFSR basada en IIR [9]

LFSR comercial se utiliza para serie de bits y serie de dígitos
GF (2 ^ m) Multiplicador de Montgomery. Donde simplifica el
diseño de arquitectura de multiplicadores para reducir el área
recursos y ofrece un alto rendimiento [6].

Figura 7- Arquitectura de FPGA

Artix-7 FPGA es FPGA moderno, es decir, utilizado en varios campos como
como aeroespacial y defensa, centro de datos, industrial, médico,
Seguridad y procesamiento de imágenes, cableado e inalámbrico
comunicación. Durante su fabricación, la longitud del canal es
se mantuvo en 28 nm.

Figura 5 Arquitectura de hardware del multiplicador Montgomery Bit-Serial [6]

LFSR básicamente genera una secuencia pseudoaleatoria. Existen
dos tipos de LFSR, Fibonacci y Galois LFSR [7]. SRAM es
diseñado en FPGA a 28 nm mediante el uso de la familia SSTL IO y
La cantidad de disipación de energía se calcula en diferentes relojes.
frecuencias aplicando todo el búfer SSTL IO para encontrar
la mejor tecnología IO [21]. La ROM está diseñada con LVTTL,
Mobile-DDR IO Standard para ahorrar consumo de energía
[22] .LFSR genera una secuencia pseudoaleatoria, que es varonil
utilizado en CDMA, un sistema CDMA basado en cognitivo hace uso de
secuencia polifásica pseudoaleatoria con el propósito de
acceso múltiple [15].

Figura 8- Kit Artix-7 de Xilinx

Artix-7 tiene básicamente 2 tipos diferentes de tablero.

1. XC7A100T
2. XC7A200T

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terminación unidireccional de clase II HSTL IO Standard. Es

diferente de la clase I HSTL IO Standard. Aquí interna
Hay resistencias de terminación dividida.

Figura 9- Tabla de especificaciones del tablero Artix-7

Xilinx proporciona muchas FPGA que difieren en complejidad y
también en tamaño de función como Artix-7 FPGA (28nm), Spartan-6
FPGA (45 nm), Virtex-6 FPGA (40 nm), Virtex-5 FPGA
(65 nm), FPGA Spartan-3 (90 nm), etc.
En comparación con el FPGA de Xilinx de 40 nm con el de Xilinx de 28 nm Figura 12- Configuración de terminación HSTL Clase II
FPGA, logró una reducción del 50% en el consumo total de energía.
3) Niveles de salida de entrada de CC: la Figura 12 muestra la entrada de CC
niveles de salida (voltaje y corriente) de diferentes estándares IO
con placa Artix-7 FPGA.

Figura 13- Tabla de niveles de E / S de CC con FPGA Artix-7

4) Estándar LVCMOS IO: el estándar LVCMOS IO es un
Estándar de E / S de un solo extremo de uso general. Hace uso de
Configuración CMOS. Es ampliamente utilizado en diseño de bajo costo debido
a su implementación de bajo costo también estructura simple. Es
Figura 10- Enfoque holístico de reducción de potencia
Se utiliza principalmente para aplicaciones donde el rango de voltaje de suministro es
IV. CDMA 1.2 a 3.3v.

CDMA es una técnica de acceso múltiple, utilizada principalmente en 3G

Comunicación inalámbrica. Hace uso de pseudoaleatorio
secuencia que es generada por LFSR.

V. TANDAR IO S
El búfer IO es un búfer que puede ser unidireccional o bidireccional. Es
utilizado en circuitos integrados digitales para eliminar el efecto de la línea de transmisión,
conversión de voltaje, hacer compatibles diferentes IC, etc.
1) HSTL clase I IO estándar : HSTL significa "High-
Lógica del transceptor de velocidad. Es un uso general de alta velocidad.
estándar definido por JEDEC. Todas las FPGA de la serie 7
admite HSTL clase I para el nivel de voltaje de 1,2 V, HSTL clase I
y estándar IO HSTL clase II para voltaje de 1.5V y 1.8V
HSTL utiliza un búfer de entrada de amplificador diferencial y un
extraer búfer de salida.

Figura 11- Configuración de terminación HSTL Clase I Figura 14 Configuración de terminación unidireccional LVCMOS

2) Estándar IO HSTL clase II - Estándar IO HSTL clase II

recibe el mismo voltaje de entrada. La Figura 11 ilustra el

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VI. G GENERALES TIMING characterstics DE ARTIX -7 DISPOSITIVO

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Figura 15 Configuración de terminación bidireccional LVCMOS Figura 18 Características de tiempo de corte Artix-7
Cualquier estándar de E / S de la serie 7 se puede utilizar como unidireccional oPara cualquier temporización de circuito, la información característica debe ser
configuración bidireccional, depende de la aplicación. LVCMOS conocido por los principales problemas como retraso, diafonía, procesamiento
IO Standard también se puede configurar para velocidad de respuesta rápida / lenta.
tiempo, valor de holgura, tiempo de subida tiempo de caída, etc.
5) SSTL_I, II IO Standard: el estándar SSTL IO se utiliza para La figura anterior muestra las características generales de sincronización de
Aplicación de 1,5 a 3,3 voltios. hace uso del banco HP con DCI Rebanada de FPGA Artix-7.
para resistencias de terminación divididas en paralelo internas sintonizadas. Esta
estándar está disponible solo para entrada / salida unidireccional
VII. LFSR PROPUESTO
señales. se prefiere principalmente para abreviar, punto a punto
configuración. Aquí Vt = Vcc / 2. En este trabajo, LFSR de 4 bits se implementa utilizando XNOR
realimentación. El LFSR convencional usa XOR como retroalimentación. los
La razón está en la retroalimentación XOR Se supone que los registros LFSR se llenan
por todos los 1. De lo contrario, dará una secuencia de ceros. Es
enemigo indeseable de cualquier secuencia generadora de números aleatorios. aquí
XNOR se usa en lugar de XOR aquí en condición de reinicio
el contenido del registro será ceros. Aqui no te va a dar solo
secuencia de ceros. Pero generará una secuencia aleatoria. Ese
se puede utilizar en cualquier aplicación. En comunicación inalámbrica
El estándar 3G hace uso de CDMA, que usa LFSR para
generar secuencias pseudoaleatorias.

Figura 16 Terminación unidireccional estándar SSTL IO

Configuración

Figura 19 Diagrama esquemático de LFSR de 4 bits

Figura 17 Terminación bidireccional estándar SSTL IO

Configuración

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Figura 20 Diagrama de tabla de búsqueda de retroalimentación de XNOR

Figura 23 Análisis de potencia a una frecuencia de funcionamiento de 835 Mhz

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2) Consumo de energía a 880 Mhz-

SN Estándar IO Poder
Consumo (mW)
1. HSTL I_18 92
2. HSTL II_18 98
3. LVCMOS 18 74
4. SSTL I_18 86
5. SSTL II_18 94

Figura 21 Vista de paquete de LFSR

VIII. ANÁLISIS DE POTENCIA

Estático Fuga
Figura 24 Análisis de potencia a una frecuencia de funcionamiento de 880 Mhz
Reloj
Poder
IX. CONCLUSIÓN
Señal
Diseño de LFSR utilizando LVCMOS_18 y SSTL_I_18 en
Dinámica La frecuencia operativa de la banda CDMA está probada como la más
BRAM estándar de E / S de eficiencia energética. En este trabajo, hay 24,49%
ahorro de energía cuando se utiliza LVCMOS_18 en lugar de
IO HSTL_II_18, 12,25% de ahorro de energía cuando se utiliza SSTL_I_18
en lugar de HSTL_II_18 y un ahorro de energía del 6,12% cuando
Figura 22- Categorización de potencia
HSTL_I_18 se utiliza en lugar de HSTL_II_18.
1) Análisis de potencia a una frecuencia de funcionamiento de 835 Mhz
R EFERENCIAS
SN Estándar IO Poder [1] Fumiyuki Adachi, Deepshikha Garg, Shinsuke Takaoka y Kazuaki
Consumo (mW) Takeda 'Broadband Cdma Techniques', IEEE Wireless Communications
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5. SSTL II_18 92

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