1

Fase 1

Fase 1 – Reconocimiento de Sistemas de Numeración y Simplificación de Funciones Lógicas.

Manuel Fernando Ortegón Torralba
Universidad Abierta y a Distancia
2023

Notas del Autor

Manuel Fernando Ortegón Torralba, Facultad de Ingeniería de telecomunicaciones, Universidad

Abierta y a Distancia

La Información Concerniente a este Documento debe ser Enviada a la Facultad de Ingeniería

Email: m.ortegon07@outlook.com
 2
Fase 1
Introducción

En esta actividad empezaremos realizando conversiones utilizando diferentes métodos y de

diferentes sistemas numéricos sabiendo como se realiza la operación paso a paso. Avanzando por
la actividad conoceremos los mapas de Karnaugh y su aplicación, pudiendo realizar ecuaciones y
utilizando los recursos de la actividad anterior ya que utilizaremos las tablas de verdad para
poder dar solución al problema, ya que además de esto tendremos un problema relacionado con
un circuito digital y con este método le daremos solución, al final realizaremos programación
para ver si nuestro sistema en teoría funciona de forma correcta.
 3
Fase 1
1. Realice las siguientes conversiones de base 10 a la base indicada, se debe colocar el paso
a paso del método matemático implementado (Secciones 3.3 y 3.5 del libro de Muñoz):

Estudiante 1:

a. 542 a Hexadecimal:
542/16 = 33 = 𝑟𝑒𝑠𝑡𝑜 14 = 𝐸
33/16 = 2 = 𝑟𝑒𝑠𝑡𝑜 1
2/16 = 0 = 𝑟𝑒𝑠𝑡𝑜 2
(542)10 = (21𝐸)16
b. 118 a binario:

118/2 = 59 = 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
59/2 = 29 = 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
29/2 = 14 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
14/2 = 7 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
7/2 = 3 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
3/2 = 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
1/2 = 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
11810 = (1110110)2

c. 123,3 a Hexadecimal:

Primero se convierte la parte entera:

123/16 = 7 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 11 = 𝐵 𝑒𝑛 ℎ𝑒𝑥𝑎𝑑𝑒𝑐𝑖𝑚𝑎𝑙
7/16 = 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 7
Ahora se convierte la parte fraccionaria:
0,3 ∗ 16 = 4,8 = 𝑝𝑎𝑟𝑡𝑒 𝑒𝑛𝑡𝑒𝑟𝑎 4
 4
Fase 1
0,8 ∗ 16 = 12,8 = 𝑝𝑎𝑟𝑡𝑒 𝑒𝑛𝑡𝑒𝑟𝑎 𝑐
(123,3)10 = (7𝐵, 4𝐶)16

d. 246,111 a Binario:
Primero se convierte la parte entera:

246/2 = 123 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0

123/2 = 61 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
61/2 = 30 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
30/2 = 15 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
15/2 = 7 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
7/2 = 3 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
3/2 = 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
1/2 = 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
Se convierte ahora la parte fraccionaria:

0,111 ∗ 2 = 0,222 𝑝𝑎𝑟𝑡𝑒 𝑒𝑛𝑡𝑒𝑟𝑎 0

0,222 ∗ 2 = 0,444 𝑝𝑎𝑟𝑡𝑒 𝑒𝑛𝑡𝑒𝑟𝑎 0
0,444 ∗ 2 = 0,888 𝑝𝑎𝑟𝑡𝑒 𝑒𝑛𝑡𝑒𝑟𝑎 0
11810 = (11110110,000)2

2. Convierta los siguientes números a complemento a 2 con el número bits indicados, se

debe colocar el paso a paso del método matemático utilizado (Sección 3.7.2 del libro de
Muñoz).

a. -22 con 8 bits.

22/2 = 11 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
11/2 = 5 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
 5
Fase 1
5/2 = 2 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
2/2 = 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
1/2 = 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
Numero binario:10110
Se agregan los bits faltantes: 00010110=22
Se hace la conversión a base 2: 11101010= -22

b. -49 con 8 bits.

49/2 = 24 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
24/2 = 12 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
12/2 = 6 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
6/2 = 3 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 0
3/2 = 1 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1
1/2 = 0 𝑟𝑒𝑠𝑖𝑑𝑢𝑜 1

Numero binario:110001
Se agregan los bits faltantes: 00110001=49
Se hace la conversión a base 2: 11001111= -49
 6
Fase 1
3. Sea la siguiente función Booleana (Secciones 2.3 y 2.4 del libro de Muñoz):
Estudiante 1:

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∏(1,2,3,5,10,11,14)

a) Utilizando mapas de Karnaugh encuentre la mínima expresión Producto de Sumas (POS).

Tabla de verdad:

# A B C D F
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 1
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 1
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 1

Mapas de Karnaugh:

00 01 11 10
𝟏𝟎 𝟎𝟏 𝟎𝟑 𝟎𝟐
00
𝟏𝟒 𝟎𝟓 𝟏𝟕 𝟏𝟔
01
𝟏𝟏𝟐 𝟏𝟏𝟑 𝟏𝟏𝟓 𝟎𝟏𝟒
11
𝟏𝟖 𝟏𝟗 𝟎𝟏𝟏 𝟎𝟏𝟎
10
 7
Fase 1

Ecuación: 𝑭 = (𝑨 + 𝑪 + Ď) ∗ (𝑨 + 𝑩 + Č) ∗ (Ᾱ + Č + 𝑫) ∗ (𝑩 + Č + Ď)

b) Implemente en VHDL la expresión usando el software EDA Playground. En el informe debe

incluir una impresión de pantalla de la descripción en VHDL y la simulación.
 8
Fase 1

c. Construir el esquemático de la función simplificada para el Producto de Sumas.

𝑭 = (𝑨 + 𝑪 + Ď) ∗ (𝑨 + 𝑩 + Č) ∗ (Ᾱ + Č + 𝑫) ∗ (𝑩 + Č + Ď)
 9
Fase 1
4. En una central solar se dispone de 3 grupos de paneles y se desea monitorizar su
funcionamiento. Para ello cada grupo dispone de un sensor que se activa (1) si el grupo
está funcionando correctamente y se desactiva (0) en caso de que se detecte un fallo en el
grupo. Diseñe un circuito que a partir de la información proporcionada por estos sensores
active (1) una señal cuando falle sólo uno de los grupos, otra cuando fallen dos o más
grupos.

a) Encuentre una tabla de verdad que modele el funcionamiento del circuito. Esta tabla
tendrá tres entradas (una por cada sensor) y dos salidas (una cuando que indica cuando
falla un grupo y otra para indicar cuando está fallando más de un grupo).

Tabla de verdad:

A B C F G
0 0 0 0 1
0 0 1 0 1
0 1 0 0 1
0 1 1 1 0
1 0 0 0 1
1 0 1 1 0
1 1 0 1 0
1 1 1 0 0

b) Simplifique dicha tabla de verdad usando mapas de Karnaugh y encuentre las expresiones
de las dos salidas.
Mapas de Karnaugh de la salida F:

00 01 11 10

00 01 13 02
0

04 15 07 16
1
 10
Fase 1

Ecuación para la salida F utilizando suma de productos:

𝐹 = (𝐴 ∗ Ḃ ∗ 𝐶) + (Ᾱ ∗ 𝐵 ∗ 𝐶) + (𝐴 ∗ 𝐵 ∗ Č)

Mapas de Karnaugh de la salida G:

00 01 11 10

10 11 03 12
0
14 05 07 06
1

Ecuación para la salida G utilizando suma de productos:

𝐺 = (Ḃ ∗ Č) + (Ᾱ ∗ Ḃ ∗ 𝐶) ∗ (Ᾱ ∗ Č)

c) Implemente en VHDL las expresiones usando el software EDA Playground y por medio
de la simulación verificar el correcto funcionamiento de su circuito. En el informe debe
incluir una impresión de pantalla de la descripción en VHDL y la simulación.
 11
Fase 1
 12
Fase 1
 13
Fase 1
5. Sea la siguiente función Booleana, en donde los primeros términos son los min términos
(m) y los segundos (d) son condiciones libres (Sección 2.4.3):

𝐹(𝐴, 𝐵, 𝐶, 𝐷) = ∑(0,1,2,4,7,9,13) + ∑(5,6,8,10)

𝑑
a) Encuentre la mínima expresión Suma de Productos (SOP) usando mapas de Karnaugh.

Tabla de verdad:
# A B C D F
0 0 0 0 0 1
1 0 0 0 1 1
2 0 0 1 0 1
3 0 0 1 1 0
4 0 1 0 0 1
5 0 1 0 1 X
6 0 1 1 0 X
7 0 1 1 1 1
8 1 0 0 0 X
9 1 0 0 1 1
10 1 0 1 0 X
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 1
14 1 1 1 0 0
15 1 1 1 1 0

00 01 11 10
00 𝟏𝟎 𝟏𝟏 𝟎𝟑 𝟏𝟐

01 𝟏𝟒 𝑿𝟓 𝟏𝟕 𝑿𝟔

𝟎𝟏𝟐 𝟏𝟏𝟑 𝟎𝟏𝟓 𝟎𝟏𝟒

11
𝑿𝟖 𝟏𝟗 𝟎𝟏𝟏 𝑿𝟏𝟎
10

𝐸𝑐𝑢𝑎𝑐𝑖𝑜𝑛: 𝐹 = (Ᾱ ∗ Ḃ) + (Č ∗ 𝐷) + (Ᾱ ∗ 𝐵) + (Ᾱ ∗ 𝐵 ∗ Ď)
 14
Fase 1
b) Implemente en VHDL la expresión usando el software EDA Playground. En el informe
debe incluir una impresión de pantalla de la descripción en VHDL y la simulación.
 15
Fase 1
 16
Fase 1
Conclusiones

Para dar respuesta a los primeros puntos simplemente fue aplicar operaciones básicas
matemáticas y comprendiendo el sistema de numeración se pudo dar respuesta a los ejercicios.
Para los mapas de Karnaugh si tuvimos que hacer investigación mas a fondo y aplicando la
lógica pudimos armar la ecuación dependiendo nuestro sistema de deducción ya que para la
simplificación se tenia que aplicar, pienso que lo que se debe practicar más es la programación
ya que al poder realizarla me tuve que apoyar en el material ya realizado, así que en futuros
trabajos espero interpretar mucho mejor el lenguaje VHDL.
 17
Fase 1
Referencias Bibliográficas

• Grabación web conferencia, universidad abierta y a distancia.

https://www.youtube.com/watch?time_continue=1653&v=KoI6GOWS_NQ&embeds_eu
ri=https%3A%2F%2Fsites.google.com%2F&source_ve_path=MzY4NDIsMTM5MTE3
LDEzOTExNywxMzkxMTcsMTM5MTE3LDEzOTExNywxMzkxMTcsMzY4NDIsMT
M5MTE3LDEzOTExNywxMzkxMTcsMjM4NTE&feature=emb_title
• Grabación web conferencia, universidad abierta y a distancia
https://www.youtube.com/watch?v=ejCUTQjUOl0&embeds_euri=https%3A%2F%2Fsit
es.google.com%2F&source_ve_path=MjM4NTE&feature=emb_title
• Grabación web conferencia, universidad abierta y a distancia.
https://www.youtube.com/watch?v=EYuvBgA48BI