Está en la página 1de 34

TAREA 1 y 2- SISTEMAS DE NUMERACIÓN Y SIMPLIFICACIÓN DE

FUNCIONES LÓGICAS
ELECTRONICA DIGITAL

CARLOS PARRA

COD: 80818553

DIRECTORA
SANDRA MILENA GARCIA

GRUPO: 243004A_614

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

ESCUELA DE CIENCIAS BASICAS, TECNOLOGIA E INGENIERIA

BOGOTA D.C.

DICIEMBRE DEL 2019


INTRODUCCIÓN

Primero que todo debemos tener en cuenta que hoy en día la electrónica
digital se encuentra en todo equipo electrónico o todo lo que tenga que
ver con la rama de la tecnología. Gracias a estos primeros pasos
podremos tener un conocimiento más amplio para poder afrontar los
problemas de la vida cotidiana, también tendremos el privilegio de ir
conocer un poco más de la electrónica digital.

La electrónica digital no es tan diferente de la electrónica analógica de


hecho está sometida a todas las indisposiciones que afectan al sistema
analógico gracias a que la electrónica digital emplea sus señales o ondas
cuadradas las cuales son funcionales para operar adecuadamente.

El trabajo se fundamenta simplemente en la Electrónica Digital en la


cual para esta primera parte nos enfocaremos en las diferentes
compuestas lógicas en la cual daremos a conocer sus diversas
funcionalidades, las operaciones lógicas que representan y sus posibles
resultados ya que esto variara según el valor que le brindemos en su
entrada.
OBJETIVOS

· Explicar brevemente el fundamento de los sistemas digitales y sus


componentes.

· Comprender los conceptos de análisis, diseño, estructura y


comportamiento referentes a las compuertas lógicas que iremos
trabajando.
Fase 1: Ejercicios a resolver

1. Realice las siguientes conversiones de base 10 a la base indicada


(Secciones 3.3 y 3.5 del libro de Muñoz):

a. 1252,45 a Hexadecimal = 4E4.733

Solo tomamos el entero 1252

Solo tomamos la milésima .45

b. 651,12 a Binario =1010001011


c. 78,4541 a Hexadecimal= 4E4.743
Solo tomamos el entero 78

Solo tomamos la milésima .4541

d. 12AB (No es decimal es hexadecimal)a Binario


HE
BINARIO X
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
1 0 1 0 A
1 0 1 1 B
1 1 0 0 C
1 1 0 1 D
1 1 1 0 E
1 1 1 1 F

12AB
1 1 0 0 1 0 1 0 1 0 1 1
2. Convierta los siguientes números a complemento a 2 con el
número bits indicados (Sección 3.7.2 del libro de Muñoz).

a. −18 con 6 bits.

-18
1 0 1 1 1 0
0 1 0 0 1 0
18

b. 65 con 8 bits

65
0 1 0 0 0 0 0 1
1 0 1 1 1 1 1 1
-65

c. −85 con 8 bit


-85
1 0 1 0 1 0 1 1
0 1 0 1 0 1 0 1
 85

d. −32 con 6 bits

-32
1 0 0 0 0 0
1 0 0 0 0 0
 32

En esta ultima no se evidencia la conversión ya que el cambio se


reflejaría cuando sea de 8 bits

Nota: Para el punto 1 y 2, evidenciar el proceso realizado para la


conversión.
3. Sea la siguiente función Booleana (Secciones 2.3 y 2.4 del libro de
Muñoz):
F ( A , B ,C , D ) =∑ (0,2,4,6,8,10,14)

Mapa de Karnaught
a) Utilizando mapas de Karnaught encuentre la mínima expresión
Suma de Productos.
F ( A , B ,C , D ) =∑ (0,2,4,6,8,10,14)

b) Utilizando mapas de Karnaught encuentre la mínima expresión


Producto de Sumas.
c) Implemente en VHDL ambas expresiones usando el software EDA
Playground. En el informe debe incluir una impresión de pantalla
de la descripción en VHDL y la simulación.
d) Construir el esquemático de la función simplificada para la suma
de productos.
4. Sea la siguiente función Boolea (Secciones 2.3 y 2.4 del libro de
Muñoz):

F ( A , B ,C , D ) =∏ (1,3,5,7,8,15,14,10,9)

C-D 00 01 11 10
A-B
00 1 1
01 1 1
11 1 1
10 1 1 1

F= ( Á D)+ ABC + AC D́+ A BC+


´ A BC
´

a) Utilizando mapas de Karnaught encuentre la mínima expresión


Suma de Productos.

b) Utilizando mapas de Karnaught encuentre la mínima expresión


Producto de Sumas.
c) Implemente en VHDL ambas expresiones usando el software EDA
Playground. En el informe debe incluir una impresión de pantalla
de la descripción en VHDL y la simulación.
5. El área de mantenimiento está evaluando el funcionamiento de un
motor eléctrico de una máquina de torno, la máquina esta en proceso
de actualización, por tanto, el área de ingeniería a programado
repotenciar la máquina cambiando el mando de conexión que se
hacía con contactores, a un sistema digital, de manera que la
máquina siga prestando su servicio, con una baja inversión en el
proceso de mejora.

Para esto se le ha solicitado al ingeniero diseñar un circuito que


permita reemplazar el sistema de conmutador con las siguientes
especificaciones:
a. Tener tres pulsadores P1, P2, P3.
b. Si se pulsa P1 conecte el motor con los bobinados estrella
c. Si pulsa P2 conecte el motor con los bobinados en
triángulo.
d. Si se pulsa P3 se desconecte el sistema.
e. Si se pulsa dos pulsadores, el motor no se activa, pero se
enciende una alarma de peligro.
f. Estado en 1 es activo, estado 0 es apagado.

a) Encuentre una tabla de verdad que modele el funcionamiento del


circuito. Esta tabla tendrá tres entradas (para cada interruptor) y
tres salidas (bobinas para cada tipo de conexión y una alarma).
P1= pulsador 1
P2= pulsador 2
P3= pulsador 3
BE= Bobinas estrella
BT= Bobinas triangulo
AL= Alarma

0 0 0 0
1 0 0 0

b) Simplifique dicha tabla de verdad usando Karnaught e


impleméntela en VHDL.

BE = P1* P´ 2* P´ 3
BT = P´ 1*P2* P´ 3

AL = ( P´ 1*P2*P3) + (P1* P´ 2*P3) + (P1*P2* P´ 3)

c) Simule su diseño en EDA PLAYGROUND para comprobar el


correcto funcionamiento de su circuito.
6. Sea la siguiente función Booleana, en donde los primeros términos
son los mintérminos (m) y los segundos (d) son condiciones libres
(Sección 2.4.3):

F ( A , B ,C , D ) =∑ ( 0,4,8,5,7,15 ) + ∑ ( 12,13,14)
d

a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

CD 00 01 11 10
AB
00 1 0 0 0
01 1 1 1 0
11 x x 1 x
10 1 0 0 0

F=C ' D '+ BD

b. Implemente en VHDL la expresión usando el software EDA


Playground. En el informe debe incluir una impresión de pantalla
de la descripción en VHDL y la simulación
Fase 2: Actividades a desarrollar

1. Describa en VDHL tres multiplexores utilizando la sentencia with-


select. Los tres multiplexores deben tener un tamaño diferente (2 a
1, 8 a 1, etc.) y cada entrada un número de bits diferente.

-- Carlos Parra

-- Codigo: 80818553

-- Electronica Digital

-- Tarea 2: Multiplexor 2 a 1

library IEEE;

use IEEE.STD_LOGIC_1164.all;

entity mux_2to1 is

port(

A,B : in STD_LOGIC;

S0: in STD_LOGIC;

Z: out STD_LOGIC

);

end mux_2to1;

architecture bhv of mux_2to1 is

begin

process (A,B,S0) is

begin

if (S0 ='1') then


Z <= A;

else

Z <= B;

end if;

end process;

end bhv;

Simulacion:
-- Carlos Parra

-- Codigo: 80818553

-- Electronica Digital

-- Tarea2 : Multiplexor 6 a 1

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_textio.all;

use ieee.numeric_std.all;

use IEEE.std_logic_unsigned.all;

entity mux61_con is

port (a,b,c,d,e,f: in std_logic;

s: in std_logic_vector (2 downto 0);

y: out std_logic

);

end mux61_con;

architecture est of mux61_con is

begin

with s select

y <= a when"000",

b when"001",

c when"010",

d when"011",
e when"100",

f when"101",

'-' when others;

endest;

Pantallazo

Simulador
-- Carlos Parra

-- Codigo: 80818553

-- Electronica Digital

-- Tarea2 : Multiplexor 8 a 1

library IEEE;

use IEEE.STD_LOGIC_1164.all;

USE ieee.std_logic_unsigned.all;

USE ieee.numeric_std.ALL;

entity multiplexer_8o1 is

Port (

x : in STD_LOGIC_VECTOR (7 downto 0);

sel : in STD_LOGIC_VECTOR (2 downto 0);

y : out STD_LOGIC

);

end multiplexer_8o1;

architecture Behavioral of multiplexer_8o1 is

begin

process (x,sel)

begin

case sel is

when "000"=>y<=x(0);

when "001"=>y<=x(1);
when "010"=>y<=x(2);

when "011"=>y<=x(3);

when "100"=>y<=x(4);

when "101"=>y<=x(5);

when "110"=>y<=x(6);

when "111"=>y<=x(7);

when others=> null;

end case;

end process;

End Behavioral;

Pantallazo

Simulación
Describa en VDHL un decodificador de 3 entradas utilizando la sentencia
with-select.

-- Carlos Parra

-- Codigo: 80818553

-- Electronica Digital

-- Tarea 2 : Decodificador 3

library IEEE;

use IEEE.Std_logic_1164.all;

use IEEE.NUMERIC_STD.all;
entity DEC3_SELECT is

port (S : in STD_LOGIC_VECTOR(2 downto 0);

A, B, C, : in STD_LOGIC;

F : out STD_LOGIC);

end entity DEC3_SELECT;

architecture behavior of DEC3_SELECT is

begin

Mux: with S select

F <= A when "000",

B when "001",

C when "010" | "011" | "100",

end architecture behavior;

Pantalla

Simulacion

Describa en VDHL un codificador de 4 entradas, sin prioridad, utilizando


la sentencia with-select.

-- Carlos Parra

-- Codigo: 80818553
-- Electronica Digital

-- Tarea 2 : codificador de 4

library IEEE;

use IEEE.Std_logic_1164.all;

use IEEE.NUMERIC_STD.all;

entity DEC3_SELECT is

port (S : in STD_LOGIC_VECTOR(2 downto 0);

A, B, C, D : in STD_LOGIC;

F : out STD_LOGIC);

end entity DEC3_SELECT;

architecture behavior of DEC4_SELECT is

begin

Mux: with S select

F <= A when "000",

B when "001",

C when "010" | "011" | "100",

D when others;

end architecture behavior;

Pantalla
Simulacion

Describa en VDHL el circuito que se muestra en la siguiente figura:


Figura 1

a. Utilizando la sentencia with-select.

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_textio.all;

use ieee.numeric_std.all;

use IEEE.std_logic_unsigned.all;

entity mux21_con isport( a, b, s: in std_logic;

y: out std_logic);

end mux21_con;

architecture est of mux21_con is

begin

with s select y <= a when '0',

b when others;

end est;

b. Utilizando la sentencia when-else.

library ieee;
use ieee.std_logic_1164.all;
entity mux21_cond is
port ( a, b, s: in std_logic;
y: out std_logic);
end mux21_cond;

architecture est of mux21_cond is

begin y <= a when s = '0' else b;

endest;

El diseño debe contener:

Pantalla

Simulacion

Describa en VDHL el circuito que se muestra en la siguiente figura,


utilizando la sentencia when-else.

Figura 2

El diseño debe contener:

Pantalla

Simulacion
Describa en VDHL el circuito que se muestra en la siguiente figura. El
diseño debe contener tres módulos diferentes (tres COMPONENTs) y un
archivo de alto nivel, tal como se muestra en la siguiente figura.

Figura 3

El diseño debe contener:

c. Una impresión de pantalla de la descripción en VHDL.

d. Una impresión de pantalla con el RTL del alto nivel.

Una impresión de pantalla de la simulación, en el cual se debe


evidenciar el correcto funcionamiento del diseño
CONCLUSIONES

· Tuve presente las condiciones y características de cada compuerta


lógica planteada

· Debemos tener en cuenta el valor que ingresamos en las entradas


de las compuertas lógicas gracias a esto podremos saber su
respectivo resultado.

· Gracias a la practica pude identificar las diferentes variables que


debemos plantear y manejar a la hora de programar las
compuertas para así poder tener el mejor resultado.
BIBLIOGRAFÍA

Muñoz, J. (2012). Introducción a los Sistemas Digitales: Un enfoque


usando Lenguajes de Descripción de Hardware. (Capítulos 1, pp. 19-66).
Madrid. Recuperado de:
http://www.etnassoft.com/biblioteca/introduccion-a-los-sistemas-
digitales

Palmer, James E., and David E. Perlman (1995). Introducción a los


sistemas digitales, McGraw-Hill Interamericana. (Capítulos 2 y 3, pp. 1-
69). ProQuest Ebook Central, Recuperado de:
https://bibliotecavirtual.unad.edu.co:2538/lib/unadsp/detail.action?
docID=3192137.

Sandra, S. (2018, Noviembre 15), Fundamentos de Sistemas Digitales.


Recuperado de: http://hdl.handle.net/10596/22561

Chu, P. P. (2006). RTL Hardware Design Using VHDL: Coding for


Efficiency, Portability, and Scalability. Hoboken, N.J.: Wiley-IEEE Press.
Recuperado de: http://bibliotecavirtual.unad.edu.co:2051/login.aspx?
direct=true&db=e000xww&AN=158127&lang=es&site=ehost-live

También podría gustarte