Electrónica Digital

Fase 1 – Reconocimiento de Sistemas de Numeración y Simplificación de

Funciones Lógicas.

ESTUDIANTE:
jjjjjjjjjjjjjjjjjjjjjjjjjjjjjj

Tutor: kkkkkkkkkkkkkkkkkkk
Grupo: kkkkkkkkkkkkk

UNIVERSIDAD NACIONAL ABIERTA Y A DISTANCIA UNAD

20 Septiembre 2023

1.- Realice las siguientes conversiones de base 10 a la base indicada, se debe colocar el paso a
paso del método matemático implementado (Secciones 3.3 y 3.5 del libro de Muñoz):
 a. 389 a Hexadecimal

Se divide en base 16

389 1
6
5 2 16
4
8 1 16
1 0

386 /16=24 reciduo de 5

24 /16=1 reciduo de 8
1/16=0 reciduo de 1

Se divide todo en base 16 hasta el cociente sea cero.

Azul: cociente.
Rolo: residuo.

Se toman los valores de los residuos de abajo hacia arriba

Hexadecimal 185

b. 620 a Binario

Se divide en base 2 hasta que el residuo sea 0 o 1.

620 2
0 310 2
0 155 2
1 77 2
1 38 2
0 19 2
1 9 2
1 4 2
0 2 2
0 1

Cuando tenemos como residuo 0 o 1 y en el cociente 1 o 0 podemos dar por terminado el

ejercicio y organizamos el número binario tomando los valore de abajo hacia arriba iniciando
desde el valor del cociente.
Resultado en binario
10011011002=620 10

c. 80,7 a Hexadecimal
 Parte entera:

80 16
0 5

Parte fraccionaria:
0.7∗16=11.2(B)
0.2∗16=3.2 ( 3 )
0.2∗16=3.2 ( 3 )
Como sigue dando el mismo valor no se opera más.

50. B 3316=80.710

d. 625,11 a Binario

Iniciamos por la parte entera

625 2
1 312 2
0 156 2
0 78 2
0 39 2
1 19 2
1 9 2
1 4 2
0 2 2
0 1 2
1 0

10011100012=62510

Ahora se procede a calcular la parte fraccionaria

0.11∗2=0.22
0.22∗2=0.44
0.44∗2=0.88
0.88∗2=1.76
0.76∗2=1.52
0.52∗2=1.04
Como podemos ver ya el valor de la fracción es muy pequeño y si continuamos a partir de este
punto el valor de la fracción va a volver a crecer entonces se deja hasta este punto y se saca el
valor vinario
 0.11 10=0001112
De manera que al organizar tenemos que:

1001110001 ,0001112=625 ,1110

2.- Convierta los siguientes números a complemento a 2 con el número bits indicados, se debe
colocar el paso a paso del método matemático utilizado (Sección 3.7.2 del libro de Muñoz).

d. -4 con 8 bits

Iniciamos pasando de decimal a binario el número 4

4 2
0 2 2
0 1
El número binario es: 100 y como lo debemos dejar en 8 bits lo reescribimos de la siguiente
manera.
000001002 =4 10
Ahora que lo tenemos en estos términos lo pasamos a complemento A1

C 1 ( 000001002 ) =111110112
Por último, lo pasamos a complemento A2

1 1 1 1 1 0 1 1
1
1 1 1 1 1 1 0 0

C 2(111110112 )=111111002

e. -40 con 8 bits

Convertimos el decimal a binario.

40 2
0 20 2
0 10 2
0 5 2
1 2 2
0 1
Número binario.
1010002
Pasamos a 8 bits
001010002
Pasar a complemento A1

C 1(00101000¿¿ 2)=110101112 ¿
Pasamos a complemento A2
 1 1 0 1 0 1 1 1
1
1 1 0 1 1 0 0 0

C 2(11010111¿¿ 2)=110110002 ¿

3.- Sea la siguiente función Boolea (Secciones 2.3 y 2.4 del libro de Muñoz):

F (A , B , C , D)=∏ (6 , 8 , 9 , 14)

a) Utilizando mapas de Karnaught encuentre la mínima expresión Producto de Sumas.

A B C D F
0 0 0 0 0 0
1 0 0 0 1 0
2 0 0 1 0 0
3 0 0 1 1 0
4 0 1 0 0 0
5 0 1 0 1 0
6 0 1 1 0 1
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 1
10 1 0 1 0 0
11 1 0 1 1 0
12 1 1 0 0 0
13 1 1 0 1 0
14 1 1 1 0 1
15 1 1 1 1 0

CD/AB 0 01 1 10
0 1
00 0 0 0 1
01 0 0 0 1
11 0 0 0 0
10 0 1 1 0

La mínima expresión seria:

 F (A , B , C , D)=( A +C)(B+C)(B+C )(B+ D)

b) Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el

informe debe incluir una impresión de pantalla de la descripción en VHDL y la simulación

Códigos utilizados
--------------------------------------------------------------------------------
-- Nombre: ROBERT ANDRÉS DIAZ MONCAYO
-- Documento: 6.198.626
-- Fecha: 20 09 2023
--------------------------------------------------------------------------------

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all;
use IEEE.std_logic_unsigned.all;

entity Punto3 is
Port ( A : in STD_LOGIC;
B : in STD_LOGIC;
C : in STD_LOGIC;
D : in STD_LOGIC;
F : out STD_LOGIC
);
end Punto3 ;
architecture Behavioral of Punto3 is
begin
F <= (A or C) and (B or (not C)) and ((not B) or C) and ((not B) or (not D));
end Behavioral;
Ilustración 1. Se implementaron estímulos cada 100 nano segundos. imagen de autoría propia.
 Ilustración 2. Simulación en plataforma EDAPLAYGROUND autoría propia.

Ilustración 3. salida del sistema imagen de autoría propia.

c) Construir el esquemático de la función simplificada para el producto de sumas.

Como no se puede simplificar mas se procede a montarlo en
 Ilustración 4. Autoría propia simulación y montaje del ejercicio en la página:
http://163.10.22.82/OAS/compuertas_logicas/Simulacion/editor_simple.html

4.- En una central solar se dispone de 3 grupos de paneles y se desea monitorizar su

funcionamiento. Para ello cada grupo dispone de un sensor que se activa (1) si el grupo está
funcionando correctamente y se desactiva (0) en caso de que se detecte un fallo en el grupo.
Diseñe un circuito que a partir de la información proporcionada por estos sensores active una
señal cuando falle sólo uno de los grupos, otra cuando fallen dos o más grupos.

a) Encuentre una tabla de verdad que modele el funcionamiento del circuito. Esta tabla tendrá
tres entradas (una por cada sensor) y dos salidas (una cuando que indica cuando falla un
grupo y otra para indicar cuando está fallando más de un grupo).

A B C F F
0 0 0 0 0 1
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 0 1
4 1 0 0 0 1
5 1 0 1 0 1
6 1 1 0 0 1
7 1 1 1 1 0
La salida solo va a ser positiva siempre y cuando todas las salidas estén bien o no presente
problema en caso contrario será igual a cero o salida negativa.

La salida positiva estará marcada como F y en caso de que exista un daño se representara como F
negada.
b) Simplifique dicha tabla de verdad usando Karnaught e impleméntela en VHDL.

C C
AB 0 0
AB 0 0
A 0 1
B
AB 0 0

C C
AB 0 1
AB 2 3
A 6 7
B
AB 4 5

Grupos
A(0 ,1 , 2 ,3)
B(0 , 1 , 4 , 5)
C (0 , 2 ,6 , 4)

Operando y simplificando tenemos como resultado:

F= A . B . C
Esta seria la respuesta siempre y cuando todos estén bien en el caso contrario se utilizara una
compuerta de negación para encender el indicador en caso de que exista un fallo en alguno de los
grupos.
A B C F=(A.B.C) F
0 0 0 0 0 1
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 0 1
4 1 0 0 0 1
5 1 0 1 0 1
6 1 1 0 0 1
7 1 1 1 1 0

c) Simule su diseño en EDAPLAYGROUND para comprobar el correcto funcionamiento de

su circuito.
 Ilustración 5. Salida del sistema donde F es en el caso en que todo esté bien y Y en el caso que uno de los grupos presente
algún problema.

Ilustración 6. Código principal.

En este se ubican las dos expresiones previamente halladas.

Ilustración 7. Estímulos necesarios para el funcionamiento del código.

Figura 1. Representación gráfica del sistema.

5.- Sea la siguiente función Booleana, en donde los primeros términos son los mintérminos
(m) y los segundos (d) son condiciones libres (Sección 2.4.3):

𝐹(𝐴,𝐵,𝐶,𝐷)=Σ(0,8,9,11,10,12)+ Σ(4,5,13)

a. Encuentre la mínima expresión SOP, usando mapas de Karnaught.

A B C D F
0 0 0 0 0 1
1 0 0 0 1 0
2 0 0 1 0 0
 3 0 0 1 1 0
4 0 1 0 0 X
5 0 1 0 1 X
6 0 1 1 0 0
7 0 1 1 1 0
8 1 0 0 0 1
9 1 0 0 1 1
1 1 0 1 0 1
0
1 1 0 1 1 1
1
1 1 1 0 0 1
2
1 1 1 0 1 X
3
1 1 1 1 0 0
4
1 1 1 1 1 0
5

AB/CD 00 01 11 10
00 0 1 3 2
01 4 5 7 6
11 12 13 15 14
10 8 9 11 10

AB/CD 00 01 11 10
00 1 0 0 0
01 X X 0 0
11 1 X 0 0
10 1 1 1 1

Usamos la posición 4 y reescribimos la tabla nos queda de la siguiente manera:

AB/CD 00 01 11 10
00 1 0 0 0
01 1 0 0 0
11 1 0 0 0
10 1 1 1 1

F= A D+ A C+ BD + BC
F́= A D+ A C+ BD + BC
F=( A + D)(A +C)(B+ D)(B+C)

b. Implemente en VHDL la expresión usando el software EDAPLAYGROUND. En el

informe debe incluir una impresión de pantalla de la descripción en VHDL y la simulación