Universidad Militar Nueva Granada

Digitales y Laboratorio
Profesora: Ing. Luisa Fernanda García Vargas Ph. D.

Taller registros, contadores y FSM

Realizar en grupos de 2 o 3. Fecha de entrega 14 de abril antes de medianoche. Se debe entregar

un documento en .pdf debidamente marcado y organizado con el desarrollo completo del taller,
subirlo en la fecha establecida en el aula virtual.

Para cada uno de los siguientes ejercicios se debe realizar:

1. Para el siguiente sistema digital diseñar el circuito esquemático simplificado y el diagrama de

tiempos desarrollado por ustedes. Diseñar e implementar en VHDL, simular del diseño
implementado en VHDL, y analizar los resultados obtenidos en la simulación.

Diseñar un circuito digital para el control de la velocidad de funcionamiento del

limpiaparabrisas de un coche. El circuito recibe como entrada una onda cuadrada utilizada
como base de tiempos y proporciona como salida otra onda cuadrada. La frecuencia de la
onda de salida dependerá de la posición de un mando de control que está accionado por el
conductor para seleccionar la velocidad. El limpiador se activa en los flancos positivos de la
señal de salida y el mando de control puede estar en una de estas cuatro posiciones:

A ⇒ el limpiaparabrisas está parado.

B ⇒ el limpiador se activa una vez cada dos segundos.
C ⇒ el limpiador se activa una vez por segundo.
D ⇒ el limpiador se activa cuatro veces por segundo.

Como parte de la solución del ejercicio se debe calcular qué frecuencia debe tener la onda
utilizada como base de tiempos para poder obtener en la salida las temporizaciones
solicitadas.
El circuito contará además con una entrada que indique el estado del contacto del coche, y
sólo funcionará cuando éste esté activado.

2. A partir del siguiente diagrama de estados obtener tabla de estados, circuito esquemático
simplificado y diagrama de tiempos. Utilizar FF D.
Diseñar e implementar en VHDL, simular el diseño implementado en VHDL, y analizar los
resultados obtenidos en la simulación.
3. Para la FSM representada en el esquemático obtener el diagrama de estados, tabla de estados
y dibujar el diagrama de tiempos. Aunque no tiene pintado P y C la máquina inicia en el estado
00. X es la entrada y Z la salida.

Asuma como entrada X en el diagrama de tiempos la secuencia síncrona 110011

4. Dibujar el esquemático de un contador up/down (ascendente/descendente) de 4 bits síncrono

utilizando FF Data (Utilizar solo 4 FF). Cuenta con una entrada externa UD la cual, si vale 1 el
contador debe contar ascendente, y si vale 0 debe contar descendente.
Incluir diagrama de estados, tabla de estados y esquemático.
Diseñar e implementar en VHDL, simular el diseño implementado en VHDL y analizar los
resultados obtenidos en la simulación.

5. Diseñar un contador que siga la secuencia 1 2 3 15 14 13 y la repite.

Incluir diagrama de estados, tabla de estados, simplificación y esquemático. Diseñar e
implementar en VHDL, simular el diseño implementado en VHDL y analizar los resultados
obtenidos en la simulación.

6. Diseñar el diagrama de estados de un circuito detector de secuencias que active su salida

cuando se reciba la secuencia 00110, sin solapamiento. Tipo Mealy.

7. Diseñar un circuito Moore utilizando un registro de desplazamiento y compuertas AND, OR y

NOT que produzca un 1 en la salida cada vez que lleguen ocho 1 por la entrada X (no tienen
que ser consecutivos). Luego se debe reiniciar el sistema y volver a contar los ocho 1.