UNI-FIEE DISEÑO LÓGICO DIGITAL CICLO 2023-1

EE644 N QUINTO LABORATORIO

REGISTROS Y CONTADORES

Fecha de inicio : semana del 03 de julio 2023

Fecha de finalización : semana del 10 de julio de 2023

Duración : Dos (02) semanas

Tabla de puntuación :

Descripción Puntuación
Presentación y desarrollo del informe previo 4.00
Demostración de solución de problemas frente al profesor 6.00
Presentación y desarrollo del informe final 4.00
Test de la experiencia 4.00
Asistencia puntual a las experiencias de laboratorio 2.00
Total de la calificación de la experiencia 20.00

Nota: El informe previo se entrega al inicio de la experiencia de laboratorio y consiste en el

desarrollo completo de la pregunta 1. El informe previo se sube al Aula Virtual UNI, la entrega
es por grupos.

I. OBJETIVOS

1. Comprobar el funcionamiento de los registros y contadores.

2. Diseñar Máquinas de Estados Finitos complejas.
3. Implementar circuitos secuenciales tanto en circuitos discretos como VHDL usando la
herramienta Quartus II.

II. CUESTIONARIO

1. Diseñar una máquina de estados síncrona con un control de entrada X y salida P de

tres bits (P2P1P0, donde P0 es el LSB) que funcione de la manera siguiente: si X = ‘0’,
la máquina debe generar las cuentas 0, 2, 4, 6, 0, 2, 4, 6, 0,….., y si X = ‘1’, la
máquina debe generar las cuentas 1, 3, 5, 7, 1, 3, 5, 7, 1, 3,……, y se debe comportar
de tal manera que si está en la cuenta par y X cambia a ‘1’, el siguiente valor de
cuenta debe ser el valor impar siguiente, y si está en la cuenta impar y X cambia a ‘0’,
el siguiente valor de cuenta debe ser el valor par siguiente. Se pide:

a) ¿Qué tipo de máquina es?

b) Dibujar el diagrama de estados de la máquina.

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 c) Dar la tabla de excitación usando flip-flop tipo D
d) Realizar la síntesis de la máquina
e) Implementar en el entorno gráfico del software EDA Quartus II y realizar la
simulación temporal (no funcional) del diseño, seleccionado el dispositivo FPGA
Cyclone II EP2C35F672C6. Usar la señal CLK como señal de reloj, con un
período de 75 ns, y simular el diseño por 2 μs. El nombre del proyecto es
pregunta1.

2. Diseñe e implemente en el laboratorio un circuito utilizando el software EDA Quartus

II de tal manera que efectúe todas las funcionalidades (una a la vez) del circuito
integrado 74194, seleccionado el dispositivo FPGA Cyclone II EP2C35F672C6. La
implementación será a nivel de entorno gráfico. El nombre del proyecto es
pregunta2. El circuito debe cargar un dato en paralelo de manera síncrona (1 pulso de
reloj, dato a cargar 0110), desplazar la información cargada a la derecha (con
recirculación) por 5 pulsos de reloj, desplazar la información a la izquierda (con
recirculación) por 6 pulsos de reloj, y al final, parar. Notar que, se debe diseñar una
FSM a fin de generar las señales de control adecuadas del 74194 para los fines
solicitados.

3. Diseñar un circuito secuencial síncrono, utilizando la herramienta EDA Quartus II,

que funcione como un registro con capacidad de cuenta up/down, borrado asíncrono y
síncrono, y carga paralela síncrona. Para el diseño, se definen las señales según la
Tabla 1. El diseño del registro se implementará utilizando el lenguaje de descripción
de hardware VHDL, en un solo archivo de diseño. El diseño debe ser del tipo
comportamiento (behavioral). Nombre del diseño: pregunta3.vhd. La
implementación del circuito puede usar uno o dos process (), pero escoger una sola
opción. El diseño utiliza flip-flops del tipo D, cuyas salidas se activarán con el flanco
de subida del reloj. Además, tomar en cuenta lo siguiente:
• La señal sclr es un clear síncrono y tiene más alta prioridad que la señal ld.
• La señal ld es la señal que permite la carga de los datos din[3..0] y tiene menor
prioridad que la señal sclr, pero de mayor prioridad que func y updwn.

Señal Tipo Propósito Funcionalidad

din[3..0] entrada Datos de entrada Datos de entrada para carga paralela en el registro
dout[3..0] salida Datos de salida Datos de salida del registro
clk entrada Reloj del sistema Señal de reloj, activo por flanco positivo
aclr entrada Clear asíncrono Si aclr = 0, dout[3..0] = 0H sin intervención de clk
sclr entrada Clear síncrono Si sclr = 1, dout[3..0] = 0H luego del flanco de clk
ld entrada Carga paralela Si ld = 1, dout[3..0] = din[3..0], luego del flanco de clk
Si func = 0, el registro cuenta números pares
func entrada Habilita cuenta
Si func = 1, el registro cuenta números impares
updwn entrada Cuenta up/down Si updwn = 0, cuenta down, si updwn = 1 cuenta up
Tabla 1.- Relación de señales de entrada y salida para el registro con capacidad de carga y cuenta

Tomar en cuenta que si el registro muestra una salida par y la señal func cambia a “1”, en
aplicación del flanco se subida del reloj, la salida del registro cambiará a un valor impar, y
este valor depende de la señal updwn. Si la señal updwn era “0”, en aplicación del flanco de
subida del reloj, el nuevo valor del registro será el equivalente al número impar

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numéricamente inferior al número par, previo al flanco de reloj. Si la señal updwn era “1”,
en aplicación del flanco de subida del reloj, el nuevo valor del registro será el equivalente al
número impar numéricamente superior al número par, previo al flanco de reloj. Un
funcionamiento similar ocurre cuando la salida del registro es impar y la señal func cambia a
“0”, pero los nuevos valores del registro serán ahora pares. Para efectos de pruebas a través
de la simulación de tiempos, considerar que la duración del pulso de reloj es de 50 ns, y el
tiempo de simulación es de 3 μs.

Presentar para el Informe Final, por cada grupo de laboratorio:

• La especificación final en lenguaje VHDL de cada circuito secuencial solicitado.

• Realizar exhaustivamente la simulación de tiempos de cada circuito secuencial
solicitado.
• Adjuntar todos los archivos generados por la herramienta EDA Quartus II, resultado del
diseño del circuito secuencial solicitado. Generar un archivo zip o rar y subirlo al Aula
Virtual.
• ¿Cuál es la frecuencia máxima de operación del circuito secuencial?
• ¿Cuáles son los valores máximos de setup (tsu) y hold (th), y con respecto a cuales
señales en ambos casos? Interpretar los resultados obtenidos.

III. INFORME PREVIO

1. Desarrollar de manera completa la pregunta 1.
2. Entrega del informe previo: viernes 07 de diciembre de 2023 (según horarios). El
informe previo se sube al Aula Virtual UNI, la entrega es por grupos. Organizar las
preguntas por carpetas, incluyendo los archivos de diseño y simulación.

IV. INFORME FINAL

1. Entrega del informe final: viernes 14 de julio 2023 (según horarios). El informe final se
sube al Aula Virtual UNI. Organizar las preguntas por carpetas, incluyendo los archivos
de diseño y simulación.
2. Desarrollo teórico e implementación (a nivel de simulación) de todos los problemas.
3. Resultados experimentales (de las simulaciones) de todos los problemas.
4. Observaciones, conclusiones y recomendaciones.
5. Bibliografía.

DURACION: (02) semanas.

El profesor del curso.

Lima, 26 de junio de 2023.

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