Test - Tema 3.

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TheKarlitos696

Sistemas Electrónicos

3º Grado en Ingeniería Electrónica, Robótica y Mecatrónica

Escuela de Ingenierías Industriales

Universidad de Málaga

Reservados todos los derechos.

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
 campus virtual 
ETSI Industriales

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Sistemas Electrónicos (2016­17, Todos los grupos)  ► Tema 3  ► Test ­ Tema 3

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
Comenzado el lunes, 5 de diciembre de 2016, 13:59
Estado Finalizado
Finalizado en lunes, 5 de diciembre de 2016, 14:34
Tiempo empleado 35 minutos 23 s
Calificación 10,00 de 10,00 (100%)

Pregunta 1 ¿Qué valor tomará la señal “Cuenta” cuando la máquina de estados se encuentra en el estado “S3”
Correcta (momento en el que “OK” vale ‘1’)?

Puntúa 0,55 sobre  
0,55 FSM:
Marcar
pregunta

Reservados todos los derechos.

 
 Cronograma: 

Respuesta: 5

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 Pregunta 2 ¿Qué valor tomará la señal "Cuenta” cuando la máquina de estados se encuentra en el estado "S3”
Correcta (momento en el que "OK” vale '1')?

Puntúa 0,55 sobre  
0,55 FSM:
Marcar
pregunta

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
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Cronograma:

Respuesta: 12

Pregunta 3 Señala la opción cuyo enunciado sea falso:
Correcta
Seleccione una:
Puntúa 0,25 sobre
0,25 a. En VHDL podemos leer una señal de entrada
Marcar b. En VHDL podemos leer una señal de salida  
pregunta
c. En VHDL podemos leer una variable

Pregunta 4 En VHDL, para designar un literal en hexadecimal se usa: 
Correcta
Seleccione una:

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 Puntúa 0,23 sobre
a.  Comillas simples ('1BF', por ejemplo)
0,23

Marcar b.  Una x seguida de comillas dobles (x"1BF", por ejemplo)  
pregunta
c.  Comillas dobles ("1BF", por ejemplo)

Pregunta 5 La señal CE de un CORE se utiliza para:
Correcta
Seleccione una:
Puntúa 0,24 sobre
0,24 a. Que, poniéndola a ‘0’ lógico, deje de funcionar el bloque
Marcar b. Que, poniéndola a ‘1’ lógico, funcione normalmente el bloque  
pregunta
c. Que, poniéndola a ‘0’ lógico, las salidas se pongan a ‘0’ lógico

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Pregunta 6 ¿Qué ocurre en una memoria FIFO cuando está a ‘1’ lógico su señal “EMPTY” y se activa el “RD_EN”?
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Por la salida “DOUT” saldrá un valor indefinido

Marcar b. Se lee un nuevo dato de la FIFO que sale por “DOUT”
pregunta
c. No ocurre nada  

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Pregunta 7 En VHDL, para asignar valores a una señal se usa el símbolo: 
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. <=  
Marcar b. :=
pregunta
c. =>

Pregunta 8 ¿Qué valor tomará la señal "Result[7:0]” cuando la máquina de estados se encuentra en el estado
Correcta "S5” (momento en el que "OK_Result” vale '1')? Se entiende que todos los datos se tratan como
enteros sin signo.
Puntúa 0,95 sobre
0,95
 
FSM:
Marcar
pregunta

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Cronograma:

Respuesta: 18

Pregunta 9 En VHDL, para asignar valores a una variable se usa el símbolo:
Seleccione una:
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 Correcta Seleccione una:
Puntúa 0,23 sobre a. =>
0,23
b. <=
Marcar
pregunta c. :=  

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Pregunta 10 ¿Una memoria FIFO puede tener relojes independientes para la lectura y para la escritura?
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Sí  
Marcar b. Depende, si el reloj de lectura es más lento que el de escritura entonces sí
pregunta
c. No, nunca

Pregunta 11 ¿Qué ventajas aporta el uso de un biestable situado en un IOB a la hora de enviar una señal hacia el
Correcta exterior de la FPGA, frente a un biestable de una CLB cualquiera?

Reservados todos los derechos.

Puntúa 0,25 sobre
Seleccione una:
0,25
a. Que al haber menos retardo en el camino de salida, se envía más rápido  
Marcar
pregunta b. Que al haber más retardo en el camino de salida, controlado por el delay programable,
siempre se enviará bien el dato

c. Que al haber menos retardo en el camino de salida, se elimina la incertidumbre de si se
puede capturar bien o no

Pregunta 12 En VHDL, para designar un literal de más de un bit en binario se usa:
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Comillas simples ('1010', por ejemplo)
Marcar b. Comillas dobles ("1010", por ejemplo)  
pregunta
c. Una b seguida de comillas simples (b'1010', por ejemplo)

Pregunta 13 ¿Qué valor tomará la señal "Cuenta” cuando la máquina de estados se encuentra en el estado "S3”
Correcta (momento en el que "OK” vale '1')?

Puntúa 0,55 sobre  
0,55 FSM:
Marcar
pregunta

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Cronograma:

Respuesta: 4

Pregunta 14 ¿Qué valor tomará la señal "Result[7:0]” cuando la máquina de estados se encuentra en el estado
Correcta "S5” (momento en el que "OK_Result” vale '1')? Se entiende que todos los datos se tratan como
enteros sin signo.
Puntúa 0,95 sobre
0,95
 
FSM:
Marcar
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Cronograma:

Respuesta: 15

Pregunta 15 ¿Qué ventajas aporta el uso de un biestable situado en un IOB a la hora de capturar una señal que
Correcta entra en la FPGA, frente a un biestable de una CLB cualquiera?

Seleccione una:
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 Puntúa 0,25 sobre Seleccione una:
0,25
a. Que al haber más retardo en el camino de entrada, controlado por el delay programable,
Marcar siempre se capturará bien el dato
pregunta
b. Que al haber menos retardo en el camino de entrada, se captura más rápido

c. Que al haber menos retardo en el camino de entrada, se elimina la incertidumbre de si se
puede capturar bien o no  

Pregunta 16 Una memoria RAM de Doble Puerto (“True Dual­Port RAM”) creada a partir del “Block Memory
Correcta Generator”:

Puntúa 0,23 sobre
Seleccione una:

No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
0,23
a. Es como dos memorias RAM que se crean en paralelo y que el usuario puede utilizar
Marcar
pregunta
independientemente una de otra

b. Es una sola memoria RAM, con una zona común para almacenar datos, y dos vías paralelas
de acceso a los mismos  

c. Es como una sola memoria RAM, con un puerto de lectura/escritura y un segundo puerto sólo
para lectura

Pregunta 17 ¿Qué valor tomará la señal "Cuenta” cuando la máquina de estados se encuentra en el estado "S3”
Correcta (momento en el que "OK” vale '1')?

Reservados todos los derechos.

Puntúa 0,55 sobre
 
0,55 FSM:
Marcar
pregunta

 
Cronograma:

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Respuesta: 3

Pregunta 18 La señal SCLR de un CORE se utiliza para:
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Forzar todas las salidas a ‘0’ lógico asíncronamente

Reservados todos los derechos.

Marcar b. Forzar todas las salidas a ‘1’ lógico asíncronamente
pregunta
c. Forzar todas las salidas a ‘0’ lógico síncronamente  

Pregunta 19 La señal de Threshold (‘THRESH0’) de un contador binario del CORE Generator:
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Se pone a ‘1’ cuando la cuenta llega al máximo valor posible
Marcar b. Se pone a ‘1’ cuando la cuenta llega a un valor constante que se define al compilar el CORE  
pregunta

c. Se pone a ‘1’ cuando la cuenta llega a un valor que hayamos programado previamente en el
contador

Pregunta 20 ¿Qué valor tomará la señal "Result[7:0]” cuando la máquina de estados se encuentra en el estado
Correcta "S5” (momento en el que "OK_Result” vale '1')? Se entiende que todos los datos se tratan como
enteros sin signo.
Puntúa 0,95 sobre
0,95  
FSM:
Marcar
pregunta

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 No se permite la explotación económica ni la transformación de esta obra. Queda permitida la impresión en su totalidad.
Reservados todos los derechos.
 
Cronograma:

Respuesta: 23

Pregunta 21 La señal “LOCKED” de un DCM se utiliza para:
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Si está a ‘1’, saber que los relojes de salida son inválidos

b. Saber si los relojes de salida ya están sincronizados  

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 Marcar c. Saber si ya está empezando a funcionar el DCM
pregunta

Pregunta 22 ¿Qué valor tomará la señal "Result[7:0]” cuando la máquina de estados se encuentra en el estado
Correcta "S5” (momento en el que "OK_Result” vale '1')? Se entiende que todos los datos se tratan como
enteros sin signo.
Puntúa 0,95 sobre
0,95  
FSM:
Marcar
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Cronograma:

 
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Respuesta: 12

Pregunta 23 La señal SSET de un CORE se utiliza para:
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Forzar todas las salidas a ‘1’ lógico asíncronamente

Marcar b. Forzar todas las salidas a ‘1’ lógico síncronamente  
pregunta
c. Forzar todas las salidas a ‘0’ lógico síncronamente

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Pregunta 24 ¿Qué factores determinan, principalmente, el periodo de reloj de un circuito en una FPGA?
Correcta
Seleccione una:
Puntúa 0,25 sobre
0,25 a. El retardo combinacional y de routing de los distintos caminos de la FPGA  
Marcar b. El retardo de las señales de entrada y salida, junto con los tiempos de “Setup” y “Hold”
pregunta
c. El retardo de conmutación de los biestables junto con el del reloj respecto al reloj externo,
así como el skew del mismo

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Pregunta 25 ¿Qué ocurre en una memoria FIFO cuando está a ‘1’ lógico su señal “FULL” y se activa el “WR_EN”?
Correcta
Seleccione una:
Puntúa 0,23 sobre
0,23 a. Al estar activo el “FULL”, se pierde el primer dato que hubiera en la FIFO y se graba el
Marcar nuevo
pregunta
b. Se escribe en la FIFO el dato que haya en la entrada “DIN”

c. No ocurre nada  

Finalizar revisión

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