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Marzo 2020
Contenidos de la presentación
Contenidos:
• Síntesis lógica
• Lenguajes de descripción de hardware
• VHDL
• PLD
• Arquitectura de una FPGA
• Aplicaciones y fabricantes
Bloque de interfaz
Entrada asíncrona reset (rst) activa a bajo
Entrada de reloj (clk) activa por flanco de bajada
Salida (count) de 4 bits
Bloque con la funcionalidad
rst cambia instantáneamente la salida count a 0
Si rst no está activa, la salida count se incrementa en 1 con
cada flanco activo de clk
1. Simulación
2. Implementación o síntesis
Simulación rápida
Inserción de retardos a voluntad
Repetibilidad de los tests
Acceso a ficheros, memoria dinámica, estructura de
datos complejas, etc (como un lenguaje de
programación)
PLD
SPLD (simplex programmable logic device)
PLA (Programmable Logic Array)
PAL (Programmable Array Logic)
GAL (Generic Array Logic)
CPLD (Complex Programmable Logic Device)
FPGA (Field Programmable Gate Array)
Bloques de memoria
Procesadores de propósito general
Bloques especializados para DSP
Multiplicadores especializados
Unidades de gestión de reloj
Tranceivers de alta
Sistemas embebidos
Sistemas de procesamiento digital de señales
Comunicaciones de alta velocidad
Prototipado rápido para sistemas finales en ASIC
Sistemas digitales de prueba
Reducción de la lisa de materiales
Sistemas más compactos
Sistemas reconfigurables
Cientos o miles de elementos trabajando en paralelo