Diseño de Circuitos Digitales con VHDL

Práctica II: Diseño Lógico Combinacional

Institución Universitaria Antonio José Camacho

I. O BJETIVOS 2. Realizar la simulación en ModelSim usando TestBench

Los principales objetivos de esta práctica de laboratorio son
los siguientes:
1) Utilizar Quartus II para editar funciones lógicas usando
VHDL para diferentes bloques combinacionales.
2) Utilizar el TestBench para realizar las simulaciones de
circuitos combinacionales en ModelSim.
para el multiplexor 4:1 de la Tabla I.
3. Implementar en VHDL y simular en ModelSim un
multiplexor 8:1 (8 entradas – 1 salida) de 16 bits usando la
sentencia WITH–SELECT. La simulación se debe realizar
usando TestBench.

II. P ROCEDIMIENTO
Para una comprensión mayor del programa Quartus II se B. Demultiplexor
propone que el estudiante siga los pasos del tutorial que se
encuentra el la página web https://www.youtube.com/watch? Un demultiplexor es un circuito combinacional que tiene un
v=1IuQC4teeAo. Siga cada uno de los puntos dados en este comportamiento opuesto a un multiplexor. Tiene una entrada
laboratorio e implemente la función lógica dada. única, entradas de control S y 2S como lı́neas de salida. Solo
una de las salidas será activada por las lı́neas de control y la
A. Multiplexores entrada I será transferida a la lı́nea de salida seleccionada. La
Un multiplexor es un circuito combinacional que tiene Figura 2 muestra el diagrama de bloques del demultiplexor.
puertos de salida–entrada 2N : 1 con N puertos de control.
El puerto de control se utiliza para seleccionar una de las
entradas y conectarlo a la salida. Un multiplexor también
se llama un conmutador ya que cambia una de varias lı́neas
de entrada a través de una sola lı́nea de salida común. El
diagrama en bloques del multiplexor 2:1 es presentado en la
Figura 1.

Fig. 2. Demultiplexor

Los demultiplexores a veces son convenientes para

diseñar lógica de propósito general, porque si la entrada del
demultiplexor es siempre verdadera, el demultiplexor actúa
Fig. 1. Multiplexor 2:1 como un decodificador.

1. Con base en la Tabla I, el cual representa la tabla de 1. Implementar en VHDL el demultiplexor 1:4 (1 entrada
verdad de un multiplexor 4:1, implementar en VHDL este – 4 salidas) usando la tabla de verdad del demultiplexor
multiplexor 4:1 (4 entradas 1 salida) de 1 bit usando Quartus presentada en la Tabla II.
II.

TABLA II
TABLA I TABLA DE VERDAD DEL DEMULTIPLEXOR 1:4
TABLA DE VERDAD M ULTIPLEXOR 4:1
S1 S0 Y3 Y2 Y1 Y0
C0 C1 Y X X 0000
0 0 X0 0 0 1000
0 1 X1 0 1 0100
1 0 X2 1 0 0010
1 1 X3 1 1 0001
 2. Realizar la simulación en ModelSim usando TestBench TABLA IV
para el demultiplexor 1:4 de la Tabla II. TABLA DE VERDAD DECODIFICADOR 2:4

Entradas Salidas
3. Implementar en VHDL y simular en ModelSim un S1 S0 I0 I1 I2 I3
demultiplexor 1:8 (1 entrada – 8 salidas) de 16 bits usando 0 0 0 0 0 1
0 1 0 0 1 0
la sentencia WHEN–ELSE. La simulación se debe realizar 1 0 0 1 0 0
usando TestBench. 1 1 1 0 0 0

C. Codificador la Tabla IV.

Un codificador acepta un nivel activo en una de sus
entradas, que representa un dı́gito, como dı́gitos decimales u 3. Implementar en VHDL y simular en ModelSim el
octales, y lo convierte en un resultado codificado como BCD decodificador 2:4 (2 entradas – 4 salidas) de la Tabla IV
o binario. Los codificadores también pueden diseñarse para usando la sentencia WITH–SELECT. La simulación se debe
codificar varios sı́mbolos y caracteres alfabéticos. Un circuito realizar usando TestBench.
codificador simple puede recibir una única entrada activa de
2n lı́neas de entrada que generan un código binario en n
lı́neas de salida paralelas. III. I NFORME
Elabore el informe correspondiente de cada práctica con las
1. A partir de la Tabla III, obtener las ecuaciones Booleanas siguientes especificaciones:
e implementar en VHDL el codificador 8:3. 1) Resumen de la práctica (Escrita en inglés)
2) Introducción (explicar el objetivo de la práctica)
3) Procedimiento (El procedimiento de la práctica debe
TABLA III explicarse. El informe con diagramas y sin explicación
TABLA DE VERDAD DEL CODIFICADOR 8:3
ni comentarios carece de valor)
Entradas Salidas 4) Análisis e interpretación de resultados (Los resultados
D0 D1 D2 D3 D4 D5 D6 D7 Y0 Y1 Y2 deben de analizarse y comentarse con base en el pro-
1 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 1
cedimiento)
0 0 1 0 0 0 0 0 0 1 0 5) Conclusiones
0 0 0 1 0 0 0 0 0 1 1 6) Referencias bibliográficas
0 0 0 0 1 0 0 0 1 0 0
0 0 0 0 0 1 0 0 1 0 1 IV. O BSERVACIONES
0 0 0 0 0 0 1 0 1 1 0
0 0 0 0 0 0 0 1 1 1 1 • La omisión de alguno de los ı́tems en el informe o de
las actividades presentadas en este laboratorio, representa
2. Realizar la simulación en ModelSim usando TestBench una disminución de la nota. El informe debe hacer
a partir de las ecuaciones Booleanas del codificador de la referencia ordenada a cada uno de los puntos de la guı́a.
Tabla III. • El informe se debe entregar siguiendo el formato de
reporte técnico y usando la plantilla IEEE.
3. Implementar en VHDL y simular en ModelSim el • Cualquier copia parcial o total de un informe de labora-
codificador de la Tabla III usando la sentencia WHEN– torio entre los grupos de trabajo será sancionada, evı́tese
ELSE. La simulación se debe realizar usando TestBench. inconvenientes.
• El informe de laboratorio debe ser subido únicamente
en la sección de tareas de la plataforma Teams y en la
D. Decodificador fecha estipulada. En ningún caso se recibirán informes
Un decodificador generalmente decodifica un valor binario de laboratorio por otro medio electrónico (e.g. correo
en uno no binario al establecer exactamente una de sus n electrónico, chat, etc).
salidas en la lógica 1. Si un decodificador binario recibe • Fecha de entrega: Septiembre 9 del 2022.
n entradas (generalmente agrupadas como un solo número V. E VALUACI ÓN
binario o Booleano) activa una y solo una de sus 2n salidas
El informe se evaluará con base en la rúbrica presentada en
basadas en esa entrada con todas las otras salidas desactivadas.
la plataforma Teams.
1. Obtener las ecuaciones Booleanas e implementar en R EFERENCIAS
VHDL el decodificador 2:4 usando la Tabla IV. [1] Circuitos Lógicos Combinacionales. Disponible en: https://t.ly/DHFq

2. Realizar la simulación en ModelSim usando TestBench

a partir de las ecuaciones Booleanas del decodificador 2:4 de