FACULTAD: FIEE

E. A. P: INGENIERIA ELECTRONICA

CURSO: CIRCUITOS DIGITALES II

TEMA: INFORME PREVIO 1

DOCENTE: ING. UTRILLA SALAZAR DARIO

CICLO: VI

ALUMNO: NINANYA CHUQUIVILCA FRANCK JONHSON

LIMA-PERÚ
LABORATORIO 1 DE CIRCUITOS DIGITALES II
I. INTRODUCCIÓN
En el presente laboratorio, se desarrollara el análisis funcional
de los biestables asincronos (Latchs) y Sincronos (Flip Flops);
los cuales representan los dispositivos fundamentales para el
diseño de registros, Contadores, Maquinas de estados,
memorias y todo circuito secuencial.

II. OBJETIVOS

1. OBJETIVOS GENERALES
 Implementar los circuitos biestables asincronos (Latch) y sincronos (Flip
Flop), utilizando puertas lógicas.
 La visualización del funcionamiento de cada una de los biestables (Latchs
y Flip Flops.) utilizando leds en las salidas.
 Implementar circuitos básicos con biestables.
 Adquirir destreza para el montaje y cableado de circuitos digitales en el
prothoboard.
 Que el estudiante aprenda utilizar los principios básicos para el análisis de
circuitos digitales secuenciales mediante simuladores y que tenga la
capacidad de realizar la detección de fallos, corregirlos y comprobar su
buen funcionamiento.

2. OBJETIVOS ESPECIFICOS
Para cada función lógica implementar con circuitos integrados de tecnología TTL
(Serie 74). Buscar las referencias correspondientes en los manuales adecuados.

Se implementará como entradas lógicas DIPSWITCHs y como salidas lógicas

LEDs. (Ver en el marco teórico del presente documento sus circuitos eléctricos).

Implementar cada circuito en prothoboard, analizar su funcionamiento y luego

construya las tablas de verdad de los circuitos.
III. RESUMEN
Como primer paso para el desarrollo del presente laboratorio se debe consultar los
manuales correspondientes para cada objetivo. Luego se debe analizar los
circuitos en forma teórica y luego simularlos con algún software especializado y
depurar los errores. Por último se implementa el circuito con los circuitos
integrados realizando conjuntamente pruebas individuales de su funcionamiento y
al terminar dicho proceso se procede a hacer las pruebas y desarrollar las tablas de
estados o construir los diagramas de tiempo.

IV. MARCO TEORICO

SISTEMAS SECUENCIALES SÍNCRONOS
Según la forma de realizar el elemento de memoria nos podemos encontrar
distintos tipos de sistemas secuenciales, principalmente dos:
 Sistemas Secuenciales Síncronos
En los que su comportamiento puede definirse en instantes de discretos de
tiempo, se necesita una sincronización de los elementos del sistema mediante
una señal de reloj, que no es más que un tren de pulsos periódico. Las
variables internas no cambian hasta que no llega un pulso del reloj.
 Sistemas Secuenciales Asíncronos
Actúan de forma continua en el tiempo, un cambio de las entradas provoca
cambios en las variables internas sin esperar a la intervención de un reloj.
Son sistemas más difíciles de diseñar. El cambio de las variables internas se
puede producir de dos maneras en un sistema secuencial síncrono:
 Por niveles
Cuando permiten que las variables de entrada actúen sobre el sistema en el
instante en el que la señal de reloj toma un determinado nivel lógico (0 ó 1).
 Por flancos, o cambios de nivel
Cuando la acción de las variables de entrada sobre el sistema se produce
cuando ocurre un flanco activo del reloj. Este flanco activo puede ser de
subida (cambio de 0 a 1) o de bajada (cambio de 1 a 0).
El elemento de memoria básico de los circuitos secuenciales síncronos es el
biestable. Almacena el estado 0 ó el estado 1, y de ahí su nombre, tienen dos
estados estables de funcionamiento. También se les suele conocer como FLIP-
FLOPS. Fundamentos de Computadores. Sistemas Secuenciales. T7-4 TIPOS
DE BIESTABLES
V. CUESTIONARIO
1. Describir
el concepto de Biestable Asincrono, analice su
funcionamiento y mencione los tipos de latches.

El biestable como elemento básico de memoria. Los BIESTABLES nos son necesarios

para la síntesis de los circuitos secuenciales, que son aquellos cuya salida depende de la
entrada actual y de las entradas en momentos anteriores. Los biestables serán los
encargados de almacenar ( MEMORIA ) el estado interno del sistema.
Los biestables son circuitos binarios ( con dos estados ) en los que ambos estados son
estables de forma que hace falta una señal externa de excitación para hacerlos cambiar
de estado. Esta función de excitación define al tipo de biestable ( D,T, RS o JK ).
En el Biestable asíncrono cada variación en las entradas afecta al estado del circuito sin
utilizar una señal de reloj

Funcionamiento
 Tipos
Latch NAND Latch NOR

Tabla de verdad del latch NAND Tabla de verdad del latch

NOR

R Qn 1 R S Qn 1 Qn 1
S Qn 1
0 0 Qn Qn
0 1 1 0 1 1 0
0
1 0 1 0 0 1
0
0 1 1 1 0 0
1
Qn Qn
1
0
1
1
 2. Describir el concepto de Biestable sincrono, analice su
funcionamiento y describa los tipos de Flip flops convencionales.

La necesidad de establecer los instantes de tiempo en un circuito secuencial basado en

biestable nos lleva a la introducción de señales de reloj que nos marcan esos instantes.
En cuanto al comportamiento respecto a los instantes de tiempo los circuitos se dividen
en:

 Circuitos asíncronos : cada variación en las entradas afecta al estado del

circuito ( es igual a definir un nuevo instante de tiempo )
 Circuitos síncronos: Una señal de reloj establece los instantes en los que se
modifica el estado del circuito.

Un biestable sincrono o flip flop, es un circuito secuencial capaz de almacenar un

bit de memoria, se dice que es sincrono porque posee una salida principal que
depende de los estados de las entradas como del circuito de reloj. Son aquellos en
los que su comportamiento puede definirse en instantes discretos de tiempo, se
necesita una sincronización de los elementos del sistema mediante una señal de
reloj, que no es más que un tren de pulsos periódico. Las variables internas no
cambian hasta que no llega un pulso del reloj.

Sincronismo por nivel y sincronismo por flanco.

Los circuitos síncronos se dividen a su vez en:

 Síncronos por nivel: El instante en el que se modifica el estado del circuito es

un semiciclo de reloj.
 Síncronos por flanco: El instante en el que se modifica el estado del circuito es
un flanco del reloj.

Esto me lleva a la siguiente clasificación de los biestables :

 Latch: Se les llama así a los biestables asíncronos o síncrono por nivel. ( ver
figura 2 el biestable asíncrono RS por nivel ).
 Flip-flop: Se les llama así a todos los biestables síncronos por flanco.
Biestable RS síncrono por nivel

Se añade una señal de reloj al Latch RS básico (asíncrono) quedando de la siguiente

forma 

Aquí tenemos que :

                          R'= R.CK

                          S'= S.CK

FUNCIONAMIENTO

Si CK=0 tenemos que R'=S'=0 por lo que nos encontramos es una situación de estado de
memoria. Si CK=1 implica que R'=R y S'=S y por tanto el biestable atiende a los
valores de entrada y actúa según su tabla de verdad. Todo esto lo resumimos en la
siguiente tabla de verdad :

Como el tiempo que atiende el biestable a las entradas es todo el semiciclo en

alta, si durante ese tiempo se produce un cambio inesperado en las entradas R
y S nos puede llevar a una situación errónea. Por tanto para utilizar este tipo de
biestables por nivel debo garantizar que las entradas sean estables durante el
tiempo que el nivel está en alta.

TIPOS DE BIESTABLES SINCRONOS:

 Biestable RS: su símbolo logico se muestra a continuación, posee dos entradas y
una salida principal y su complementaria, tambien tiene una entrada de reloj.

Tabla de funcionamiento del biestale RS

qn S R qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 Indeterminado
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 indeterminado

 Biestable JK: El biestable JK puede considerarse como el biestable universal.

Dispone de tres entradas síncronas J y K, para especificar la operación y CLK,
para disparar el biestable. También consta de dos entradas asíncronas PR y
CLR, y por supuesto dos salidas complementarias. Su ecuación característica
es: Qn+1 = JQn’ + K’Qn
A continuación se muestra su símbolo y su modo de funcionamiento:
Tabla de funcionamiento del biestable JK
qn J K qn+1
0 0 0 0
0 0 1 0
0 1 0 1
0 1 1 1
1 0 0 1
1 0 1 0
1 1 0 1
1 1 1 0

 Biestable T: Se trata de un biestable que se comporta como un biestable

JK en el que hemos unido las entradas J y K:

Tabla de funcionamiento del biestable T

qn T qn+
0 0 10
0 1 1
1 0 1
1 1 0

 El Biestable D que aparece en la figura, puede funcionar de dos formas:

 Síncrona: usa una señal de reloj.

 Asíncrona: usa las señales PR Y CLR.

De forma síncrona lo hace de la siguiente manera: Si la transición de la señal

de reloj es de bajo a alto (o sea, de 0 a 1) se traslada el dato D a la salida, se dice que

el biestable ha sido disparado por la señal de reloj. Si por el contrario la
transición en el pulso de reloj es de estado alto a bajo (o sea, pasa de 1 a 0) el
biestable no responde. En este caso, el último valor permanece almacenado sin
cambios.

Las entradas PR y CLR son lo que se llaman entradas asíncronas, pues

independientemente de cómo esté la señal de reloj, reiniciarán (pondrán un 1 en la
salida) o despejarán (pondrán un 0 en la salida) el biestable. Éste es el modo de
funcionamiento asíncrono. La ecuación característica es: Qn+1 = D

Tabla de funcionamiento del biestable D

Qn D Qn+1
0 0 0
0 1 1
1 0 0
1 1 1
TIPOS DE FLIP FLOP

3. De los manuales tecnicos obtener los IC TTL y CMOS; que

realizan la funcion de match y Flip Flops, analice su tabla de
verdad y funcionamiento.
a) El 7473 y el 74HC73 tienen la misma representación, poseen una salida a
reset y se activan en flanco de ajada

2
4 15

S
J Q
b) El 74HC76 o tamien se encontro el 74ls76 y 7476 son los slip flor 1
CLK
comerciales, con dos salidas de reset y clear, se activan en flanco de bajada. 16
K Q
14

R
3
U4
3 13
c) El 74HC78 se comporta como un flip flop JK doble con un clock comun y
J0 Q0
14 12
K0 Q0
10 8
J1 Q1

un master reset comun, y dos salidas para los dos set diferentes. Se lo puede
7 9
K1 Q1
1
CLK
usar para implementar un master-slave. Se activan en flanco de bajada. 2
6
S0
S1
5
MR
74LS78

U1
13

d) El 7472 o 74HC72 se comporta como un flip flop triple con entradas J y K 3 8

S

J1 Q
4

independientes, posee un reset comun y un set comun, tambien comparten el

J2
5
J3
12
mismo clock. Se activan en flanco de bajada. 9
CLK

K1
10
K2
11 6
K3 Q
R
2

7472

U2:A
74107

1 3
e) El 74107 o 74HC107 se comporta como un flip flop JK con una salida para J Q
12
reset, se activa en flanco de bajada. CLK
4 2
K Q
R
13
f) El 74ALS112, 741LS12, 74HC112 o 74S112 se comporta como U3:A

4
un flip flop JK con dos salidas para reset y set, se activa en 3 5

S
J Q

flanco de bajada. 1
CLK
2 6
K Q

R
15
74HC112

4
3 5
g) El 74LS113, 74S113 o 74ALS113 se comporta como un flip flop

S
J Q
1
JK con una salida para set, se activa en flanco de bajada. 2
CLK
6
K Q

U4:A
74LS113

U5
h) El 74S114, 74ALS114 o 74LS114 se comporta como un flip flop 3
2
1J
1K
1Q
5

doble con clock comun, posee una enttrada comun para reset y dos 4
11
1S
2J
1Q
2Q
6
9
12
diferentes de set. Tienen salidas independientes y se activan en 10
2K
2S 2Q
8

flanco de bajada. 1
13
MR
CLK
74LS114

U6:A

5
i) El 7479, 74ALS109, 74F109, 74HC109 o 74LS109 se comporta 2 6

S
J Q
4
como un flip flop JK con dos entradas para reset y set, se activan 3
CLK
7
en flanco de subida.
K Q

R
1
74LS109

U7
13

j) El 7470 se comporta como un flip flop JK con entradas JK, 3 8

S

J1 Q
4

tambien poseen dos entradas J y K diferentes, se activan en flanco

J2
5
J
12
de subiday tiene dos entradas para reset y set. 10
CLK

K1
11
K2
9 6
K Q
R
2

7470

De los manuales de TTL se encontraron otros tipos tales como los Gates J-K positive
edge triged (74h102), y slip flor tipo D: doble (7474, 74c74, 74h74, 74ls74a, 74s74),
hex (74174, 74c174, 74hc174, 74hct174, 74ls174, 74s174), octal (74hc273, 74hct273,
74ls273, 74ls273, 74c374, 74hc374, 74hc574, 74hct374, 74hc377), quad (74175,
74c175, 74hc175, 74hc175, 74ls175, 74ls379, 8613).
4. Cual es la diferencia principal entre un latch y el Flip Flop.

La diferencia principal es que en un circuito latch, las salidas de este circuito solo
dependen del nivel de las entradas, ademas estas salidas corresponden directamente de
una combinacion de las entradas a otra, sin diferenciar el estado siguiente; mientras
que en un flip flop, las salidas de este dispositivo depende de las entradas y de una
entrada de reloj, sus entradas son secuenciales, corresponden de un estado a otro
obedeciendo cierta secuencia, la cual lo estable el clock o tren de pulsos.

5. Analice el funcionamiento del Flip Flop Maestro-Esclavo;

investigar sus ventajas.

Un biestable maestro-esclavo está formado por varias compuertas y flips-flops

conectados de manera que se usa el pulso completo de reloj (tiempo que el reloj
está a nivel alto) para transmitir el dato de la entrada a la salida.

Esquema del slip flor maestro-esclavo

La señal de reloj controla el maestro, se invierte y controla el esclavo. Así, cuando
CLK=1 (reloj alto) el maestro registra los datos presente en las entradas RS,
permaneciendo inhibido el esclavo, por lo que no hay transferencia de información
al mismo. Con el reloj en nivel bajo (CLK=0) el maestro se inhibe, no hay
modificaciones en sus salidas, y éstas actúan como entradas al esclavo,
transfiriéndose su estado a la salida del mismo. O sea, la entrada sólo se
transfiere a la salida cuando ha terminado el pulso (como si fuera disparado
por un flanco de bajada), pero se pueden detectar los cambios producidos en la
entrada mientras que CLK=1.
6. Describir las caracteristicas de disparo de Flip Flops por pulso y
por flanco.
Existen dos modos de activar un flip flop, por nivel o pulso, y por flanco.

En un flip flop activado por nivel, los cambios que se produzcan en las entradas de
información se realizan cada vez que el nivel de la entrada de reloj este en alto o en bajo;
bajo estas circunstancias se produce el cambio en los estados del flip flop. Ahora, un flip
flop activado por flanco se caracteriza porque la salida del dispositivo cambia cada vez
que la señal de reloj esta alcanzando el nivel alto (flanco de subida), o cuando este
alcanzando el nivel bajo (flanco de bajada), es decir, el cambio de los estados se realiza
cada vez que ocurre un cambio en la onda cuadrada de sincronismo, ya sea el paso de
nivel alto a bajo (flanco de bajada) o el paso de nivel bajo a alto (flanco de subida). Esta
forma de control soluciona el prolema del tiempo de duracion del nivel y nos permite
traajar a mayores velocidades.

Modo de activación por flancos

Modo de activación por niveles

7. Utilizando Flip Flop J-K, desarrollar los circuitos para convertir
a:
8. Flip Flop R-S.
9. Flip Flop D.
10. Flip Flop T.

a) FLIP FLOP R-S.

J K Qn Qn+1 S R
0 0 0 0 0 X
0 0 1 1 X 0
0 1 0 0 0 X
0 1 1 0 0 1
1 0 0 1 1 0
1 0 1 1 X 0
1 1 0 1 1 0
1 1 1 0 0 1

El circuito queda como:

S=J Q̄n y R=KQ n

b) FLIP FLOP D.

J K Qn Qn+1 D
0 0 0 0 0
0 0 1 1 1
0 1 0 0 0
0 1 1 0 0
1 0 0 1 1
1 0 1 1 1
1 1 0 1 1
1 1 1 0 0

El circuito queda como:

D=J Q̄n + K̄ Qn
c) FLIP FLOP T.

J K Qn Qn+1 T
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 1 1
1 1 1 0 1

El circuito queda como:

T =J Q̄n +KQ n