SUMADORES PARALELO DE

4 BITS 74LS283
Sumador paralelo de 4 bits que está disponible como circuito integrado es el
74LS283, está disponible en las familias TTL y CMOS.

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74LS283

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Expansión de sumadores
 Los sumadores pueden ampliarse conectándose en cascada para
trabajar con más bits; ejemplo: cascada8 bits

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Expansión de sumadores
 Los sumadores pueden ampliarse conectándose en cascada para
trabajar con más bits; ejemplo: cascada16 bits

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SUMADORES DE ACARREO SERIE
Y DE ACARREO ANTICIPADO
 Los sumadores son iguales en términos de entradas y salidas. La diferencia
se encuentra en la velocidad a la que se suman los números.
 El sumador de acarreo anticipado es mucho más rápido que el sumador
de acarreo serie.

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 Sumador de acarreo serie
 La salida de acarreo de cada sumador completo  se conecta a la
entrada de acarreo de la siguiente etapa de orden  superior

 La suma y el acarreo de salida de cualquier etapa no se pueden

generar hasta que tiene lugar el acarreo de entrada

 Por lo tanto  produce un retardo temporal en el proceso de adición

 Este retardo  tiempo transcurrido Cin hasta  Cout

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Sumador de acarreo serie

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Sumador de acarreo anticipado

 Anticipa el acarreo de salida de cada etapa  función de los bits de

entrada de cada etapa

 Se genera acarreo (Cg)  solo cuando ambos bit’s de entrada son 1’s

 Cg  función AND de los dos bit’s  entrada  Cg= AB

 Un acarreo de propagación (Cp)  cuando uno o ambos bit’s son 1’s

 Se expresa con una función OR  Cp = A + B

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Sumador de acarreo anticipado

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Generación de acarreo y propagación de
acarreo en función de los bits de entrada
en un sumador de 4 bits

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Generación de acarreo y propagación de
acarreo en función de los bits de entrada
en un sumador de 4 bits
 Entonces desarrollamos las expresiones para el acarreo de salida:

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Generación de acarreo y propagación de
acarreo en función de los bits de entrada
en un sumador de 4 bits
 Entonces desarrollamos las expresiones para el acarreo de salida:

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Generación de acarreo y propagación de
acarreo en función de los bits de entrada
en un sumador de 4 bits
 Entonces desarrollamos las expresiones para el acarreo de salida:

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Conclusión
 Se demuestra que el Cout depende únicamente del Cint1

 Todos los acarreos están  disponibles inmediatamente

 No es necesario que a propague un acarreo  a través de todas las

etapas

 Esta técnica acelera el proceso de adición

 Implementación del acarreo anticipado mediante la utilización de

compuertas lógicas

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Implementación del acarreo anticipado
mediante la utilización de compuertas
lógicas

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COMPARADORES
 Consiste en comparar las magnitudes de dos cantidades binarias para
determinar su relación
 Ejemplo : Un circuito comparador determina si dos números son iguales.

 La puerta OR-exclusiva  se puede emplear como un comparador básico

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COMPARADORES
 Para comparar números binarios de dos bits, se necesita una puerta OR-
exclusiva adicional

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Ejemplo:

 Determinar si son iguales o diferentes:

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Desigualdad
 Algunos circuitos integrados comparadores tienen salidas adicionales 
que indican cuál de los dos números que se comparan es el mayor.
 Tienen salida que A>B , A< B, A= B
 Para determinar una desigualdad entre los números binarios A y B, se
examina el bit de mayor orden de cada número

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Ejemplo:
 Determinar las salidas A = B, A > B y A < B para los números de entrada

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EL COMPARADOR DE MAGNITUD DE 4 BITS
74HC85
 Tiene tres entradas en cascada para utilizar comparadores en cascada
para la comparación de cualquier numero binario de 4 bit’s

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Ejemplo:
 Utilizar comparadores 74HC85 para comparar las magnitudes de dos
números de 8 bits. Dibujar los comparadores con sus correspondientes
interconexiones.

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DECODIFICADORES
 Su función  es detectar la presencia de una determinada combinación
de bits (código) en sus entradas y señalar la presencia de este código
mediante un cierto nivel de salida.

 Un decodificador posee n líneas de entrada para gestionar n bits y en una

de las 2^n líneas de salida indica la presencia de una o más
combinaciones de n bits.

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El decodificador binario básico

 Determinar cuándo aparece el número binario 1001 en las entradas de un

circuito

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El decodificador de 4 bits
 Para poder decodificar todas las posibles combinaciones de cuatro bits, se
necesitan dieciséis puertas de decodificación (2^4=16).
 Se lo llama comúnmente decodificador de 4 líneas a 16 líneas

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Tabla del decodificador de 4 bits

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 EL DECODIFICADOR 1 DE 16 74HC154

 Tiene enable 
activo a bajo

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 Ejemplo

 Se requiere
decodificar un
número de 5
bits, utilizar
decodificadores
74HC154

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Aplicación

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El decodificador BCD a decimal
 Se lo llama decodificador de
4-línes a 10-líneas o
decodificador 1 de 10.
 El método de implementación
es el mismo anteriormente
para el decodificador de 4-
líneas a 16-líneas, excepto que
ahora sólo se requieren diez
puertas decodificadoras 
BCD  0 – 9
 El 74HC42 es un CI
decodificador BCD-decimal

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El decodificador BCD a 7-segmentos 74LS47

 El decodificador BCD a 7-
segmentos acepta el
código BCD en sus
entradas y proporciona
salidas capaces de
excitar un display de 7-
segmentos para generar
un dígito decimal.

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CODIFICADORES
 Un codificador es un circuito lógico combinacional  función “inversa” del
decodificador

 Permite en una de sus entradas un nivel activo que representa un dígito,

como puede ser un dígito decimal u octal, y lo convierte en una salida
codificada, como BCD o binario.

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Codificador decimal-BCD

 Este codificador tiene diez entradas, una para cada dígito decimal, y
cuatro salidas que corresponden al código BCD

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EL CODIFICADOR DECIMAL-BCD 74HC147
 Es un codificador con prioridad con entradas activas a nivel BAJO para
los dígitos decimales del 1 al 9, y salidas BCD activas a nivel BAJO

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EL CODIFICADOR 8-LÍNEAS A 3-LÍNEAS
74LS148
 Es un codificador con prioridad que tiene ocho entradas activas a nivel
BAJO y tres salidas binarias activas a nivel BAJO

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 EL CODIFICADOR 8-LÍNEAS A 3-LÍNEAS
74LS148

 74LS148 puede ser ampliado a un

codificador de 16-líneas a 4-líneas
conectando la salida EO del codificador de
mayor orden a la entrada EI del codificador
de menor orden, y aplicando la operación
negativa-OR a las correspondientes salidas
binarias

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MULTIPLEXORES (SELECTORES DE DATOS)

 Un multiplexor (MUX) es un dispositivo que permite dirigir la información

digital procedente de diversas fuentes a una única línea para ser
transmitida a través de dicha línea a un destino común

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EL MULTIPLEXOR/SELECTOR DE DATOS DE 8
ENTRADAS 74LS151
 El 74LS151 tiene ocho entradas de datos (D0 −D7) y, por tanto, tres líneas de
entrada de dirección o de selección de datos (S0-S2)

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Ejemplo:
 Utilizar multiplexores 74LS151 y cualquier otra lógica necesaria para multiplexar
16 líneas de datos en una única línea de salida de datos.

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DEMULTIPLEXORES
 Un demultiplexor (DEMUX) básicamente realiza la función contraria a la del
multiplexor se conoce también como distribuidor de datos
 Demultiplexor (DEMUX) de 1-línea a 4-líneas

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 EL DEMULTIPLEXOR 74HC154

 Usan las líneas

de entrada
como líneas de
selección de
datos
 Una de las
entradas de
activación  se
usa como línea
de entrada de
datos y la otra
se mantiene a
nivel BAJO

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TEMPORIZADOR 555
COMO OSCILADOR
Es un oscilador de onda cuadrada y es versátil con muchas aplicaciones.

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Timer  555

 Se compone  dos comparadores  un biestable (flip-flop) un transistor

de descarga y un divisor de voltaje resistivo
 El FF  un dispositivo de dos estados cuya salida  nivel de voltaje alto
establecer S o un nivel de voltaje bajo  reestablecer R
 La salida  cambia  con señales de entrada apropiadas
 El divisor de voltaje resistivo se utiliza para establecer los niveles de voltaje
en el comparador
 El comparador alto tiene una referencia de 2 ⁄3VCC y el bajo tiene una
referencia de 1 ⁄3VCC

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Timer  555

 Las salidas de los comparadores controlan el estado del biestable

 Cuando el voltaje de disparo se reduce por debajo de 1 ⁄3VCC  el
biestable se inicia y la salida salta a un nivel alto
 La entrada de umbral normalmente está conectada a un circuito
temporizador RC externo
 Cuando el voltaje en el capacitor externo excede de 2⁄3VCC
 El comparador alto  reestablece el biestable regresa la salida a su nivel
bajo
 El transistor de descarga (Qd) se enciende y proporciona una trayectoria
para la descarga rápida del capacitor de temporización externo.

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 Timer  555

 Esta operación
básica permite
configurar el
temporizador con
componentes
externos como un
oscilador
 Un monoestable 
o un elemento de
retardo

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 Timer  555

 R1 y R2  D
 Cext Carga R1
+R2
 Descarga R2
 D

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Timer  555

 El período es :

 El ciclo de trabajo  D  en % es:

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 Timer  555
 Para D <  50% se puede
modificar el circuito 
Cext se cargue sólo a
través de R1 y se
descargue a través de R2,
esto  diodo D1
 El D< 50% R1<R2

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Ejercicio

 Un temporizador 555
configurado para que
funcione en el modo
astable Determinar la
frecuencia de la salida y
el ciclo de trabajo.

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Ejercicio

 Un temporizador 555
configurado para que
funcione en el modo
astable Determinar la
frecuencia de la salida y
el ciclo de trabajo.

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LATCHES, FLIP-FLOPS
La diferencia básica entre latches y flip-flops es la manera en que cambian
de un estado a otro.

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LATCHES

 El latch cerrojo es un tipo de dispositivo de almacenamiento temporal

de dos estados  biestable, categoría diferente flip-flops

 Pueden permanecer en sus diferentes  estados gracias a su capacidad

de realimentación

 La diferencia principal entre estos tipos de dispositivos  está en el método

empleado para cambiar de estado.

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El latch S-R (SET-RESET)
 Un latch es un tipo de dispositivo lógico biestable o multivibrador
 Entrada activa a nivel  ALTO formado  dos puertas NOR acopladas
 Un latch con entrada activa a nivel BAJO está formado por dos puertas
NAND
 La salida de cada puerta se conecta a la entrada de la puerta opuesta
 Dando lugar a  realimentación  feedback  característica de todos
los latches y flip-flops.

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El latch S-R (SET-RESET)

Entradas a  Nivel Alto1

5V 7402

Entradas a  Nivel Bajo 0

0V7400

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Aplicación  Eliminador de rebote de
contactos

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 LATCH SET-RESET 74LS279
 Este es un cuádruple latch  como se muestra en las siguientes figuras:

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El latch S-R con entrada de
habilitación
 Las entradas S y R controlan el estado al que va a cambiar el latch
cuando se aplica un nivel ALTO a la entrada de habilitación EN, enable
 no cambia de estado hasta EN nivel alto
 El estado no válido del latch se produce cuando las dos entradas S y R
están simultáneamente a nivel ALTO.

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Ejemplo
 Determinar la forma de onda de salida Q, si se aplican las señales de
entrada mostradas a un latch S-R con entrada de habilitación, que se
encuentra inicialmente en estado de RESET

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El latch D con entrada de habilitación
 La diferencia con el anterior  solo una entrada además del enable

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 LATCH D 74LS75
 Este dispositivo está compuesto por cuatro latches,la entrada de
habilitación EN activa a nivel ALTO con su respectiva tabla de verdad

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FLIP-FLOPS DISPARADOS POR FLANCO

 Los flip-flops son dispositivos síncronos de dos estados, también conocidos

como multivibradores biestables
 El término síncrono significa que la salida cambia de estado únicamente
en un instante específico de una entrada de disparo denominada reloj
(CLK)  control
 Esto significa que los cambios en la salida se producen sincronizadamente
con el reloj.
 Un flip-flop disparado por flanco cambia de estado con el flanco positivo
flanco de subida, o con el flanco negativo flanco de bajada del
impulso de reloj
 Los disparados por flancos son S-R, D, y J-K

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FLIP-FLOPS DISPARADOS POR FLANCO

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FLIP-FLOPS DISPARADOS POR FLANCO

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Ejemplo
 Determinar las formas de onda de salida Q, para las entradas S, R y CLK
Suponer que el flip-flop disparado por flanco positivo se encuentra,
inicialmente, en estado RESET.

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 Un método de disparo por flanco

 El flip-flop S-R se distingue del latch S-R con entrada de habilitación

únicamente en que cuenta con un detector de transiciones de impulsos.

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Un método de disparo por flanco

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El flip-flop D disparado por flanco

 El flip-flop D resulta muy útil cuando se necesita almacenar un único bit de

datos (1 o 0)
 Si se añade un inversor a un flip-flop S-R obtenemos un flipflop D básico

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Ejemplo
 Dadas las formas de onda de la Figura 7.21(a) para la entrada D y el reloj,
determinar la onda de salida Q si el flip-flop parte del estado RESET

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 El flip-flop J-K disparado por flanco
 El flip-flop J-K es versátil y es uno de los tipos de flip-flop más ampliamente
utilizado
 El funcionamiento del flip-flop J-K es idéntico al del flip-flop S-R en las
condiciones de operación SET, RESET y de permanencia de estado (no
cambio)
 La diferencia está en que el flip-flop J-K no tiene condiciones no válidas
como ocurre en el S-R.

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 El flip-flop J-K disparado por flanco

Cuando está  basculación

 F.F.  tipo T

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 Ejemplo:
 Las formas de onda  se aplican a las entradas J, K y de reloj, tal y como se
muestra. Determinar la salida Q suponiendo que el flip-flop se encuentra
inicialmente en estado RESET.

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Entradas asíncronas de
inicialización y borrado
F.F. S-R, D y J-K tiene sus entradas síncronas, ya que los datos de estas
entradas condicionan la salida F.F sólo durante el flanco de disparo del
impulso de reloj; esto significa que los datos se transfieren sincronizados con la
señal de reloj.

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Entradas
 Una entrada de inicialización activa
pone la salida Q a nivel ALTO (SET).
 Una entrada de borrado activa
pone la salida Q a nivel BAJO
(RESET).

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Ejemplo:
 En un F.F J-K activado por flanco positivo con entradas preset y clear, se
debe determinar la salida Q para las entradas mostradas en el diagrama
de tiempos de la parte (a), si Q está inicialmente a nivel BAJO.

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CARACTERÍSTICAS DE OPERACIÓN DE LOS
FLIP-FLOPS
 Retardos de propagación  el intervalo de tiempo requerido para que se produzca un
cambio en la salida una vez que se ha aplicado una señal en la entrada

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CARACTERÍSTICAS DE OPERACIÓN DE LOS
FLIP-FLOPS
 Tiempo de establecimiento ts setup time es el intervalo mínimo que
los niveles lógicos deben mantener constantes en las entradas (J y K, S
y R o D) antes de que llegue el flanco de disparo del impulso de reloj,
de modo que dichos niveles sincronicen correctamente en el F.F

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CARACTERÍSTICAS DE OPERACIÓN DE LOS
FLIP-FLOPS
 Frecuencia máxima de reloj  fmax es la mayor velocidad a la que se puede
disparar el F.F de manera fiable. Para frecuencias del reloj por encima de la
máxima, el F.F puede ser incapaz de responder lo suficientemente rápido y su
funcionamiento se vería deteriorado.
 Anchura de los impulsos  los fabricantes especifican la anchura mínima de los
impulsos (tW) para un funcionamiento adecuado de las entradas de reloj,
inicialización y borrado. Típicamente, el reloj se especifica mediante sus intervalos
de tiempo mínimo para los niveles ALTO y BAJO.
 Disipación de potencia La disipación de potencia de cualquier circuito digital se
define como la potencia total consumida por el dispositivo. Por ejemplo, si el F. F
funciona con una fuente de continua de +5 V y circula por él una corriente de 5 mA,
la disipación de potencia es:
P = VCC ⋅ ICC = 5 V ⋅ 5 mA = 25 mW

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CARACTERÍSTICAS DE OPERACIÓN DE LOS
FLIP-FLOPS
 Disipación de potencia Ahora supones  que tenemos un sistema digital que
requiere un total 10  F.F.  que cada uno de ellos disipa una potencia de 25 mW.
 PT = 10 ⋅ 25 mW = 250 mW = 0,25 W  Po fuente de alimentación.

 Para calcular  la corriente total que tiene que suministrar la fuente sería

 Por tanto necesitamos una fuente de 5V que suministre una I al menos 50mA

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 APLICACIONES DE LOS FLIP-FLOPS

 Almacenamiento
de datos paralelo

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APLICACIONES DE LOS FLIP-FLOPS
 División de
frecuencia

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 APLICACIONES DE LOS FLIP-FLOPS

 Contadores

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 APLICACIONES DE LOS FLIP-FLOPS

 Contadores

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