UNIDAD TEMÁTICA II: Máquinas de estados sincrónicas con reloj (20 horas aprox.

8 de septiembre
2. Diseño de máquinas de estado sincrónicas con reloj

Diseño es el proceso contrario al análisis. Ahora se comienza con un problema que se pretende
resolver proponiendo una máquina de estados. El procedimiento de diseño lleva más o menos
los mismos pasos que el procedimiento de análisis pero en orden contrario:

DISEÑO
1. Planteamiento del problema
2. Elaborar un diagrama de estados (opcional)
3. Elaborar la tabla de estados/salida
4. Minimización de estados (opcional)
5. Asignar valores binarios a los estados
SÍNTESIS
6. Sustituir los valores para formar la tabla de transición/salida
7. Definir el flip-flop que se va a utilizar
8. Realizar una tabla de excitación según el tipo de flip-flop elegido
9. Obtener las ecuaciones a partir de las tablas
10. Realizar el diagrama del circuito

2.1. Ejemplo de diseño de tablas de estado

Revisaremos este tema mediante un ejemplo real de diseño:

1) Planteamiento del problema

Los problemas a resolver generalmente vienen de otras personas y casi siempre se explican en
lenguaje natural. Un paso importante del diseño es que el ingeniero pueda traducir el problema
a un lenguaje con el que se pueda trabajar con las herramientas de sistemas digitales
secuenciales.

En este ejemplo partiremos de una descripción del problema ya más cercana a los sistemas
digitales para facilitar el proceso:

Diseña una máquina de estados sincrónica con dos entradas, A y B, y una sola salida Z que
será 1 si:
1. A tuvo el mismo valor lógico durante los dos últimos flancos positivos de reloj, o
2. B ha sido 1 (durante las transiciones de reloj) desde la última vez que se cumplió la
primera condición
En otro caso la salida será 0.

Es muy recomendable aclarar el funcionamiento mediante diagramas de tiempo:

****************************

El diagrama de tiempos muy pocas veces puede ser exhaustivo pero tiene la intención de ser
clarificador lo más posible.

19 de noviembre

3. Elaborar la tabla de estados/salida

El proceso se va realizando poco a poco, creando estados y creando las transiciones entre
estados según se va revisando la necesidad establecida por el problema.

La secuencia seguida en este ejemplo se observa en la secuencia de tablas de estado que se

muestran a continuación. La explicación del proceso es conveniente revisarla en el vídeo de la
clase

En este punto se identifica que se tiene que hacer una corrección a la última tabla:

2.2. Minimización de estados

2.3. Asignación de estados
2.4. Síntesis utilizando flip-flops D
2.5. Diseño mediante diagrama de estados (máquina “guessing game”)
2.6. Descomposición de máquinas de estado
2.7. Máquinas de estado con VHDL
2.8. Ejercicios
2. Diseño de Máquinas de estado Sincronizadas por reloj.

2.1. Diseño de tablas de estado

24 de noviembre

Continuamos analizando los nuevos estados y se concluye la tabla de estado/salida:

La máquina queda entonces terminada y se puede analizar su funcionamiento, por ejemplo,

con el diagrama de tiempos que teníamos:
25 de noviembre

2.2. Minimización de estados.

Minimizar significa conseguir el mismo funcionamiento con la menor cantidad posible de

estados.

La clave para el proceso de minimización es identificar estados equivalentes. Los estados

equivalentes son estados con la misma salida actual y las mismas salidas futuras para todos
los casos.

Si se identifican estados equivalentes pueden “fusionarse” en uno solo para minimizar.

Por ejemplo, la máquina diseñada en el tema anterior quedó con la siguiente tabla:

En esta tabla se deben revisar los valores de salida actuales y siguientes para cada estado:
Los estados equivalentes deben coincidir en cada valor de salida. Si los estados difieren en al
menos uno de sus valores de salida, entonces no son equivalentes.

En este ejemplo, no hay estados equivalentes. Por lo tanto podemos asegurar que la máquina
de estados ya es mínima: no es posible resolver el problema con menos estados de los que ya
se tienen.

Otro ejemplo de máquina que resuelve el mismo problema es:

En este caso se encuentran dos parejas de estados equivalentes. En cada una de ellas se
elimina un estado y las referencias a él se sustituyen por referencias a su equivalente: