INFORME N°5: REGISTROS Y
CONTADORES
Guerrero Pascual Gruber 20152201C
Jiménez Solorzano, Anderson Rober 20170042K
Huamani Gonzales Javier Cesar 20170400D
Universidad Nacional de Ingeniería
Resumen—Este laboratorio N°5, se basa
esencialmente en el funcionamiento de los flip-
flops ya sea en máquinas de estados finitos como
en registros y contadores, y el uso de estas
últimas.
Palabras clave—Flip-Flops, Latch, máquinas de
estado, asíncronas, el reloj.
I. OBJETIVO:
1. Comprobar el funcionamiento de los registros y
contadores.
2. Diseñar Máquinas de Estados Finitos
complejas.
3. Implementar circuitos secuenciales tanto en
circuitos discretos como VHDL usando la
herramienta Quartus II.
II. RESUMEN
TEÓRICO
CONTADORES
Un contador es un circuito secuencial cuya
función es seguir una cuenta o conjunto
predeterminado de estados como
consecuencia de la aplicación de un tren de
pulsos (reloj) en una de sus entradas. Los
contadores son circuitos construidos a base
de flip-flops, sincronizados a flancos, y de
puertas lógicas para realizar la conexión
entre los flip-flops. Las puertas lógicas en un
contador se conectan de forma que fuercen a
los flip-flops a seguir la secuencia prescrita
de estados.
Dado que cada flip-flop es capaz de
almacenar 2 estados, un sistema de n flip-
flops podrá codificar 2n estados (números de
cuenta) diferentes. El paso del estado o
número de cuenta actual al estado siguiente
se realiza en sincronismo con la señal de
reloj, de tal forma que el contador va
avanzando por la secuencia de estados hasta
que termina de completar un ciclo, es decir,
una secuencia de conteo particular. Una vez
terminado el ciclo, vuelve al estado de
partida y comienza un nuevo ciclo. Como
cada estado sólo posee un estado siguiente,
es fácil deducir que todos los estados que
recorre un contador en un ciclo o secuencia
de conteo son diferentes. Si el número de
estados diferentes que recorre es k, se habla
de un contador módulo k. El número
máximo de estados posibles es 2n, por lo que
k ≤2n. Un contador se denomina binario si
k=2n.
CONTADORES BINARIOS
Un contador, como todo circuito secuencial,
se puede implementar como un autómata.
Aunque un autómata muy especial, puesto
que no posee entradas (cada estado sólo
posee un único estado siguiente al que
accede cuando existe una variación o flanco
en la señal de reloj), y no posee salidas (la
salida de un contador es su propio estado
interno, es decir, el valor almacenado en sus
biestables).
El método de diseño es el mismo que el
usado en el tema anterior, e incluso algo ms
sencillo puesto que ya no es necesario
minimizar ni asignar estados. Veamos un
ejemplo y diseñemos un contador binario
ascendente módulo 8, es decir, un contador
que siga la secuencia {..., 0, 1, 2, 3, 4, 5, 6, 7,
...}. La tabla de transiciones de estado del
contador será:

Figura1. Diagramas de Karnaugh

Tabla1.

Para conocer las funciones J y K de cada

biestable hay que utilizar la tabla de
transiciones de estado de un flip-flop JK.
Llegamos a la siguiente tabla:
Figura2. Contador binario

Estas ecuaciones se pueden generalizar para

secuencias de conteo mayores y para un
número mayor de flip-flops de la siguiente
forma:

Tabla2.

Sólo nos resta encontrar las expresiones de

las entradas J y K de cada biestable en
función del estado actual. Para ello debemos
minimizar las funciones de la tabla anterior
utilizando mapas de Karnaugh.
El contador se puede ver en la figura 1. El
principal problema de este diseño es que,
para un número elevado de biestables, se
necesitan puertas AND cada vez con un
número mayor de entradas y pueden
aparecer problemas de fan-in y fan-out
(recordemos los problemas del mismo tipo
que aparecían en el sumador de acarreo
adelantado).
Se puede plantear el problema inverso de
tomar como partida el esquema de un
contador ya diseñado y obtener su secuencia
de conteo. El procedimiento por seguir es el
mismo que el utilizado en el análisis de
autómatas.
Leyendo las conexiones del contador
obtenemos las expresiones de las Js y las Ks
de cada biestable en función del estado
actual del contador (Q n). Partiendo de la
cuenta 000 (u otros valores concretos de las
Q n ) y usando las ecuaciones anteriores
obtenemos los valores concretos de las J i y
K i. Dados estos valores se determina a partir
de la Tabla de Verdad del JK los nuevos
valores de los Q n+ 1, que son los
correspondientes a la cuenta siguiente.
Usando estos nuevos valores de cuenta
(valores de Q n ) se recalculan los nuevos
valores de J i y K i, y así sucesivamente hasta
completar la secuencia de conteo, es decir,
hasta que se repite un estado.
Podemos ver el funcionamiento de este
proceso aplicándolo al contador que hemos
diseñado anteriormente (ver figura 1).
Obtenemos las funciones de onda que se
pueden ver en la figura 2.
Figura 3. Funciones de onda
Contadores no Binarios
Hasta ahora hemos construido contadores
binarios, esto, es con n flip-flops la
secuencia que se ha implementado es {..., 0,
1, 2, ..., 2n -1, ...}. Sin embargo, cabe la
posibilidad de generar secuencias de conteo
que no sigan el orden natural o que el
número de cuentas sea menor que 2n. En
general, un contador que realice k cuentas
distintas recibe el nombre de contador
módulo k.
El método de diseño que hemos expuesto en
el apartado anterior para contadores binarios
es un método general que se puede aplicar
para cualquier tipo de cuenta y se puede
generalizar para cualquier tipo de flip-flop
(JK, RS, T y D).
Como ejemplo de esta afirmación,
construyamos a partir de flip-flops tipo T un
contador que siga la secuencia {..., 0, 7, 5, 3,
4, 2, ...}. El primer paso es obtener la Tabla
de Transiciones de estado del flip-flop T:
Figura4. Tabla de transición
El segundo paso, y último, es la obtención de
las expresiones de las T i a partir de la cuenta
actual y de la cuenta siguiente. En las
cuentas no usadas ponemos indiferencias. El
resultado final será:

Figura 5. Contador de secuencia 0, 7, 5, 3, 4, 2.
Tabla4.
Para obtener las expresiones de las T i en
función de las Q n. minimizamos mediante
mapa de Karnaugh.
Figura 6. Diagramas de Karnaugh
Es decir, T 2 = Q́ n1 + Q́ n2 Qn0, T 1= 1 y T 0 =
Q́ n2 Q́n1 + Q́ n2 Qn0. El circuito resultante se puede
ver en la figura 3, y sus salidas están en la
figura 4.
Una vez construido el contador podemos
comprobar que la secuencia de conteo que
realmente sigue es la que hemos diseñado.
Cabe preguntarse que pasará si el contador
cae, debido a un mal funcionamiento o
comportamiento anómalo de sus componentes
físicos, en alguna de las cuentas no utilizadas,
en este caso 1 y 6.
1. Si el contador cae en Q n2 Q n1 Q n0 = 001
(cuenta 1), sustituyendo en las
ecuaciones, tendremos que T 2 = 1, T 1 =
1 y T 0 = 1 con lo cual el contador
pasará al estado Q n+ 1 n+1 n+1
2 Q1 Q0 = 110
(cuenta 6).
2. Si el contador cae en Q n2 Q n1 Q n0 = 110
(cuenta 6), sustituyendo en las
ecuaciones obtenemos T 2 = 0, T 1 = 1 y
T 0 = 0 y el siguiente estado será
Q n+ 1 n+1 n+1
2 Q1 Q0 = 100 (cuenta 4), que ya
forma parte de la secuencia, con lo que
el contador seguirá contando
normalmente.
Figura 7. Salidas del contador de
secuencia 0, 7, 5, 3, 4, 2.
Una consecuencia de poner indiferencias en
los estados (cuentas) no utilizados es que, si
por casualidad el contador cae en uno de
esos estados, desconocemos, a priori, el
estado siguiente al que pasará. Cabe la
posibilidad de que el contador produzca un
ciclo por el que nunca llegue a un estado
utilizado o válido. Esto puede ocurrir si el
contador se queda en los ciclos {..., 1, 6, ...},
{..., 1, ...}, o {..., 6, ...}. Un contador cuyos
estados no utilizados tienen esta propiedad
(de generar ciclos de estados o cuentas no
válidas) se dice que puede bloquearse. En
cualquier caso, en todo diseño de un
contador es necesario comprobar el estado
siguiente de cada estado no utilizado para
comprobar que no se bloquea.
Una alternativa es la no utilización de
indiferencias en el proceso de diseño del
contador, colocando en las cuentas no
utilizadas estados siguientes concretos (no
necesariamente el mismo).
Ello complicará el diseño, ya que eliminará
indiferencias, pero garantiza un correcto
funcionamiento del contador, aún en el caso
de que, por cualquier causa, llegue a alcanzar
un estado o número de cuenta no válido.
Registros
Son conjuntos de biestables que funcionan al
unísono compartiendo sus señales de control.
Normalmente se utilizan registros formados
por biestables de tipo D, o bien con
biestables S-R o J-K funcionando como
biestables D.
Los registros necesitan una señal de
sincronismo por nivel (Latch) o por flanco.
A diferencia de los contadores no tiene una
secuencia especifica de estados.
Aplicaciones: almacenamiento
desplazamiento de datos
Tipos de registros
Tabla 5.
Líneas más comunes en los
registros:
 Entrada paralela: cada biestable
tiene su propio bit de entrada.
 Salida paralela: cada biestable
ofrece su propio bit de salida.
 Entrada serie: la entrada se
produce bit a bit, siempre por el
mismo biestable.
 Salida serie: la salida se produce
bit a bit, siempre por el mismo
biestable.
 Reloj: puede ser activo por
flanco o por nivel.
 Inhibición/habilitación de reloj:
bloquea/habilita las entradas del
registro. (CE)
 Clear (puesta a 0): entrada
asíncrona (habitualmente)
común a todos los biestables.
 Preset (puesta a 1): entrada
asíncrona (habitualmente)
común a todos los biestables.
 Inhibición/habilitación de la
salida: desconecta/habilita la
salida del registro. (OE)
Registros de almacenamiento en paralelo
Son los más frecuentes, y se emplean para
almacenar datos.
Los bits de datos de entrada se almacenan
todos a la vez, las entradas de datos de los
biestables son accesibles desde el exterior.
Ejemplo con biestables D síncronos
y por flanco de subida.
Figura 7. Registro de almacenamiento
síncrono activado por flanco de subida
También pueden utilizarse registros
síncronos por nivel, en cuyo caso
tendremos un registro de tipo latch.

Figura 8. Registro de almacenamiento
síncrono por nivel alto
Podemos combinar ambos
conceptos y crear un registro
síncrono por flanco con habilitación
de entradas (CE).
Ejemplo con CE activa por nivel
alto.
Figura 9. Registro de almacenamiento con
CE activo por nivel alto.
Al registro anterior podemos
añadirle una entrada de habilitación
de salidas (OE).
Figura 10. Registro de almacenamiento con
CE y OE activo por nivel alto
Registros de desplazamiento serie/serie
La entrada es bit a bit por un
extremo (línea ES izquierda o
derecha) y la salida es bit a bit por
el otro (SS izquierda o derecha).
 Registro de desplazamiento hacia la
izquierda: ESI y SSI.
 Registro de desplazamiento hacia la
derecha: ESD y SSD.
Aplicación: línea de retardo y es función del
número de etapas del registro y la frecuencia
del reloj.
Ejemplo: registro de desplazamiento hacia la
derecha con biestables SR.
Figura 11. Registro de desplazamiento
hacia la derecha con biestables.
Registros de conversión serie/paralelo
La entrada llega bit a bit en serie (ES izquierda
o derecha), y la salida se ofrece en paralelo
por todos los biestables a la vez. El bit de
entrada se va desplazando por el registro a
golpe de reloj.
Aplicación: La transmisión de datos en serie
reduce el número de conductores. Los µP
requieren la entrada de datos en paralelo ⇒
necesidad de un conversor serie/ paralelo
Ejemplo: conversión serie/paralelo
con desplazamiento hacia la
derecha.
 6, 0, …, y si X= ’1’, la máquina debe
generar las cuentas 1, 3, 5, 7, 1, 3, 5, 7, 1,
3,…, y se debe comportar de tal manera
que si está en la cuenta par y X cambia a
‘1’, el siguiente valor de cuenta debe ser el
valor impar siguiente, y su está en la
cuenta impar y X cambia a ‘0’, el
siguiente valor de cuenta debe ser el valor
Figura 12. Registro de conversión par siguiente. Se pide:
serie/paralelo con desplazamiento hacia la
derecha.
a) ¿Qué tipo de máquina es?
Registros de conversión
paralelo/serie b) Dibujar el diagrama de estados de la
máquina.
El registro se carga en paralelo
(todos los bits a la vez), pero la c) Dar la tabla de excitación usando flip-
salida se ofrece a través de un solo flop tipo D
bit. El contenido del registro se
desplaza hacia un lado a golpe de d) Realizar la síntesis de la máquina
reloj.
e) Implementar en el entorno gráfico del
Ejemplo: conversor paralelo/serie software EDA Quartus II y realizar la
con carga síncrona y simulación temporal (no funcional) del
desplazamiento a la derecha. diseño, seleccionado el dispositivo FPGA
Cyclone II EP2C35F672C6. Usar la señal
CLK como señal de reloj, con un período
de 75 ns, y simular el diseño por 2 μs. El
nombre del proyecto es pregunta1.

Solución:

a) Observamos que las salidas de esta

máquina generadora de cuentas no
Figura 13. Registro de conversión dependen de las entradas sino del estado
paralelo/serie. actual ya sea la cuenta par o la cuenta
impar por lo tanto será una FSM de tipo
III. CUESTIONARIO: Moore.
b) El diagrama de estados de la FSM será:
PREGUNTA 1.- Diseñar una máquina de
estados síncrona con u ncontrol de
entrada X y salida P de tres bits ( P2 P1 P0,
donde P0 es el LSB) que funciones de la
manera siguiente: si X= ’0’, la máquina
debe generar las cuentas 0, 2, 4, 6, 0, 2, 4,
 Tabla 8: D 2=Q 2 ( Q́ 1 + Q́0 X ) + Q́ 2 Q 1 ( X́ +Q 0 )

Figura 14. Diagrama de estados de la FSM Para D1:

Moore.

c) La tabla de excitación será:

Asignamos los estados:

Tabla 9: D 1=Q́ 1 ( X́ +Q 0) +Q 1 Q́0 X

Para D0:

Tabla 6.

Ahora la tabla de excitación será:

Tabla 10: D 0= X

Para las salidas P2, P1 y P0:

Al ser una FSM Moore entonces:

P2 = Q2, P1= Q1 y P0 = Q0
El circuito implementado será:

Tabla 7. Tabla de excitación.

d) Realizar la síntesis de la máquina

Mediante Mapas-K hallamos las expresiones
para Q2*, Q1*, Q0*:

Para D2:
 Figura 15. Circuito implementado de la
máquina en Microcap 12.

e) Implementar en el entorno
gráfico del software EDA
Quartus II

A continuación, mostramos la codificación

de la FSM:
 Figura 17. Componente de la FSM

A continuación, mostramos la simulación

temporal de la FSM con una secuencia
aleatoria 1011010010001:

Figura 18. Simulación temporal con ciclo de

reloj de 75ns para 2us.

Para observar con mayor detenimiento nos

centramos en una parte de la gráfica para ver
que la FSM pasa por todos los estados:

Figura 16. Código VDHL Figura 19. Simulación temporal con ciclo de
reloj de 75ns para 2us, vemos que, para la
A continuación, mostramos el componente secuencia aleatoria dada, la FSM pasa por
obtenido: todos los estados.

PREGUNTA 3.-
Diseñe e implemente en el laboratorio un
circuito utilizando el software EDA Quartus II
de tal manera que efectúe todas las
funcionalidades (una a la vez) del circuito
integrado 74194, seleccionado el dispositivo
FPGA Cyclone II EP2C35F672C6. La
implementación será a nivel de entorno gráfico.
El nombre del proyecto es pregunta2. El
circuito debe cargar un dato en paralelo de
manera síncrona (1 pulso de reloj, dato a
cargar 0110), desplazar la información cargada
a la derecha (con recirculación) por 5 pulsos de
reloj, desplazar la información a la izquierda
(con recirculación) por 6 pulsos de reloj, y al
final, parar. Notar que, se debe diseñar una
FSM a fin de generar las señales de control
adecuadas del 74194 para los fines solicitados.
 Tabla 11.
SOLUCION:

DISEÑO DEL CIRCUITO: SIMULACION POR PARTES SEGÚN LA

ENTRADA DE SELECCIÓN:

Durante el primer pulso de reloj en el flanco de

subida y siendo la entrada S1S0=01 se cargan los
datos de forma paralela 0110:

Figura22.

Durante los siguientes 5 pulsos de reloj y

manteniendo las variables de control S1S0=00se
hace un desplazamiento a la derecha tomando la
salida en serie:
Figura 20. Circuito

SIMULACION:

Figura 23.

Durante los siguientes 6 pulsos de reloj y

manteniendo las variables de control S1S0=11 se
hace un desplazamiento a la izquierda tomando la
Figura 21. Señal resultante salida en serie:

VARIABLES DE SELECCIÓN:
 Figura 24.
Durante las variables de control fueran S1S0=10
entonces se mantiene el estado no hay cambio:
Para la solución del problema tomamos en
cuenta las condiciones planteadas en la tabla
proporcionada, para ello se debe tener un
orden en la prioridad de las entradas para
proceder con la codificación.

- La primera prioridad quedaría de

esta manera: aclr > sclr > id > func/updwn

De esta manera cuando aclr=0, dout=0000.

- Cuando aclr=0 y sclr=0 se procederá

a verificar el valor de func:
Figura25.
Si fun = 0 cuenta par de lo contrario será
Problema 3: cuenta impar.

A continuación, se verifica el valor de

up/dwn:

- Si up/dwn=0 entonces si dout =

número impar, el siguiente dout= número
impar-1 y si up/dwn=1 entonces si dout =
número impar, el siguiente dout= número
par+1

- Si up/dwn=0 entonces si dout =

número par, el siguiente dout= número par-2
y si up/dwn=1 entonces si dout = número
par, el siguiente dout= número par+2

Si fun = 1 cuenta impar.

A continuación, se verifica el valor de
up/dwn:

- Si up/dwn=0 entonces si dout =

número par, el siguiente dout= número par-1
y si
up/dwn=1 entonces si dout = número par, el
siguiente dout= número par+1

- Si up/dwn=0 entonces si dout =

número impar, el siguiente dout= número
impar-2 y si up/dwn=1 entonces si dout =
número impar, el siguiente dout= número
impar+2
Solución:
A continuación, se muestra la codificación
en VHDL.

Figura 25. Código VDHL.

A continuación, se muestran los diagramas

de tiempos para las distintas situaciones con
duración de pulso de reloj de 50 ns y tiempo
de simulación de 3us:

Para aclr=0: Se observa que dout=0000

Figura 26. Se observa que dout=0000

Para: sclr=1:

Figura 27. Se observa que dout=0000
Para: aclr=1 y sclr=0: Se pueden ver ciertas
transiciones a estados no deseados
Figura 28. Se observan las transiciones
solicitadas y algunas a estados no
deseados
IV. OBSERVACIONES
Pregunta 1:
Se observa en el diagrama de tiempos ciertas
transiciones cortas a estados no permitidos.
Se observa también que la maquina puede
ser transformada de una FSM Meally a una
FSM Moore.
Pregunta 2:
Se observa el complejo diseño que tiene el
circuito debido a la cantidad de FF-D y
MUXES usados.
Se observa en el diagrama de tiempos el
retraso en el cambio de estados de los leds de
prendido a apagado según sea la selección
Pregunta 3:
En el diagrama de tiempos se observa el
retraso en las salidas, también observamos el
salto a estados no deseados y la importancia
de las entradas aclr y sclr.
V. CONCLUSIONES
Pregunta 1:
Comprobamos el retardo de propagación en
los Flip-Flops, esto debido a que se requiere
de un tiempo de setup y un tiempo de hold
para que se pueda establecer el cambio de
estados, estos retrasos en los Flip Flops
pueden ser distintos entre sí, lo que ocasiona
una transición a estados no deseados por
cortos periodos de tiempo.
Pregunta 2:
Concluimos que los FF-D son de esencial
importancia en diversas aplicaciones de
electrónica, donde requeriríamos representar
mediante leds o paneles de leds cierta
información que se requiera conocer, esto
debido a su uso en el diseño de circuitos que
contienen contadores y registros.
Pregunta 3:
Se concluye que el adecuado análisis de las
entradas y salidas asociadas a un circuito
conformado por contadores y registros es
esencial para poder establecer ya sea la
codificación o implementación.
En el diagrama de tiempos comprobamos la
prioridad en las entradas, en este caso la de
mayor prioridad era aclr.
VI. RECOMENDACIO
NES
Pregunta 1:
Ser cuidadoso en la resolución de las
ecuaciones de excitación ya que en estas se
basa el diseño del circuito secuencial.
Elegir bien los tipos de Flip-Flop que
usaremos en Microcap 12 ya sean activados
por flanco de subida, de bajada o activados a
nivel alto.
Para comprobar el circuito es necesario
introducir una secuencia aleatoria que haga
transcurrir a la FSM por todos los estados.

Pregunta 2:

Se recomienda tener clara la parte teórica

sobre ellos contadores ya que son esenciales
para el diseño del circuito del presente
problema.

Al momento de diseñar el circuito tener

presente el orden en las conexiones ya que al
ser un tanto complejo el diseño pueden
surgir errores de conexión, lo que conlleva a
su mal funcionamiento.

Pregunta 3:

Realizar primero un análisis de las

prioridades de las entradas para poder llevar
ese razonamiento a la codificación de
manera correcta, ya que de lo contrario no
obtendremos los resultados esperados.
Dar valores a las entradas para que se
observen todas las situaciones requeridas.

VII. BIBLIOGRAFÍA
- http://www.cartagena99.com/recursos/alum
nos/apuntes/Tema6_SED_1415.pdf

- http://quegrande.org/apuntes/EI/1/TC/teoria
/09-10/tema_7_-
_contadores_y_registros.pdf

- Sistemas Digitales Principios y

aplicaciones. 8°Edición. Tocci

- Sistemas Digitales. Luis Romero

Goytendía. EDUNI