“UNIVERSIDAD NACIONAL DE SAN AGUSTÍN DE AREQUIPA”

FACULTAD DE INGENIERIA DE PRODUCCION Y SERVICIOS ESCUELA

PROFESIONAL DE INGENIERÍA ELECTRÓNICA

ARQUITECTURA DE COMPUTADORAS LABORATORIO TURNO: “B”

VIERNES 8:50 / 10:30 am
NÚMERO DE GRUPO: 2

Microprocesador INTEL 8088/8086

TAREA N°2

INTEGRANTES:
APELLIDOS Y NOMBRES CUI FIRMA

- Alvarez Huacasi Freddy 20170286

- Condorvilca Caceres Carlos 20153563

- Vilca Quispe Robel Lizandro 20170298

25 de Septiembre del 2021

ÍNDICE

1. Pinout microprocesador 8088 con descripción del mismo 1

2. Código Máquina 8088/8086 Hoja de Datos INTEL 5
3. REFERENCIAS 9
 Laboratorio de Arquitectura de Computadoras

1. Pinout microprocesador 8088 con descripción del mismo

Símbolo No de Tipo Nombre y función

Pin
AD7-AD0 9-16 I/O DIRECCIÓN DE BUS DE DATOS: Estas líneas constituyen el tiempo
multiplexado memoria / dirección de E / S (T1) y bus de datos (T2, T3,
Tw, T4). Estas líneas son activo ALTO y flotante a 3 estados APAGADO
durante
el reconocimiento de interrupción y bus local ‘‘espera reconocer’’.
A15-A8 2-8, 39 O BUS DE DIRECCIÓN: Estas líneas proporcionan los bits de dirección 8
a 15 para el ciclo de bus completo (T1 –T4). ALE no tiene que enganchar
estas líneas para seguir siendo válido A15 –A8 están activos ALTO y
flotan a 3 estados APAGADO durante la confirmación de interrupción y el
autobús local ‘espera confirmar"
A19/S6 35-38 O DIRECCIÓN / ESTADO: Durante T1, estos son las cuatro más
, significativas líneas de dirección para operaciones de memoria. Durante las
A18/S5 operaciones de E / S, estas líneas están bajos. Durante las operaciones de
, memoria y E / S, la información de estado es disponible en estas líneas
A17/S4 durante T2, T3, Tw y T4. S6 siempre es bajo. El estado del bit de
, habilitación de interrupción (S5) se actualiza en el comienzo de cada ciclo
A16/S3 de reloj. S4 y S3 están codificados como se muestra.
Esta información indica qué registro de segmento está siendo actualmente
utilizado para acceder a los datos.
Estas líneas flotan a 3 estados APAGADOS durante el bus local
"‘‘mantenga el reconocimiento".

̅R̅D̅ 32 O LECTURA: Lectura estroboscópica indica que el procesador está

realizando una memoria o ciclo de lectura de E / S, según el estado del pin
de E / S o S2.
Esta señal flota a 3 estados desactivados en "Confirmar retención".
READY 22 I LISTO: Es el reconocimiento de la memoria direccionada o E /S
Dispositivo que completará la transferencia de datos. La señal RDY de la
memoria o E / S se sincroniza con el generador de reloj 8284 para formar
LISTO.
INTR 18 I SOLICITUD DE INTERRUPCIÓN: Es una entrada activada por nivel que
se muestrea durante el último ciclo de reloj de cada instrucción para
determinar si el procesador debe entrar en una operación de confirmación de
interrupción. Una subrutina se vectoriza a través de una tabla de
búsqueda de vectores de interrupción ubicada en memoria del sistema.
̅T̅E̅S̅T̅ 23 I PRUEBA: La entrada es examinada por la instrucción "esperar para la
prueba". Si la prueba la entrada es BAJA, la ejecución continúa, de lo
contrario el procesador espera en un estado "inactivo". Esta entrada se
sincroniza internamente durante cada reloj ciclo en el borde de ataque de
CLK.

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 Laboratorio de Arquitectura de Computadoras

NMI 17 I INTERRUPCIÓN NO ENMASCARABLE: Es una entrada activada por

flanco que causa una interrupción tipo 2. Una subrutina se vectoriza a través
de una búsqueda de vectores de interrupción tabla ubicada en la memoria
del sistema. NMI no es enmascarable internamente por software. Una
transición de BAJO a ALTO inicia la interrupción al final de la instrucción
actual. Esta entrada está sincronizada internamente.
RESET 21 I RESET: Hace que el procesador finalice inmediatamente su actividad
actual. La señal debe estar activa ALTA durante al menos cuatro ciclos de
reloj. Se reinicia ejecución, como se describe en la descripción del conjunto
de instrucciones, cuando RESET regresa a BAJO. RESET está
sincronizado
internamente.
CLK 19 I RELOJ: Proporciona la sincronización básica para el procesador y el
controlador de bus. Está asimétrico con un ciclo de trabajo del 33% para
proporcionar una sincronización interna optimizada.
VCC 40 VCC: Es el pin de fuente de alimentación a +5V ±10%.
GND 1, 20 GND: Son los pines de tierra.
MN/̅M̅X̅ 33 I MÍNIMO / MÁXIMO: Indica en qué modo debe operar el procesador.
Los dos modos se analizan en las siguientes secciones.
IO/M̅ 28 O LÍNEA DE ESTADO: Es un modo máximo invertido S2. Se utiliza para
distinguir un acceso a memoria desde un acceso de E / S. IO / M se vuelve
válido en la T4 que precede a un ciclo de bus y sigue siendo válido hasta la
T4 final del ciclo (E / S e ALTA, M e BAJO). IO / M flota a 3 estados
APAGADO en el bus local ‘‘espera confirmar’’.
̅W̅R̅ 29 O ESCRIBIR: La luz estroboscópica indica que el procesador está
realizando una memoria de escritura o escritura ciclo de E / S, según el
estado de la señal de E / S. WR está activo para T2, T3 y Tw de cualquier
ciclo de escritura. Está activo BAJO, y flota a 3 estados APAGADO en el
bus local.
̅I̅N̅T̅A̅ 24 O INTA: Se utiliza como luz estroboscópica de lectura para los ciclos de
confirmación de interrupción. Está activo BAJO durante T2, T3 y Tw de
cada ciclo de confirmación de interrupción.
ALE 25 O DIRECCIÓN LATCH ENABLE: es proporcionado por el procesador para
bloquear la dirección en un pestillo de dirección. Es un pulso ALTO activo
durante el reloj bajo de T1 de cualquier bus ciclo.
DT/R̅ 27 O TRANSMISIÓN / RECEPCIÓN DE DATOS: se necesita en un sistema
mínimo que desee utilizar Un transceptor de bus de datos. Se utiliza para
controlar la dirección del flujo de datos a través de transceptor.
Lógicamente, DT / R es equivalente a S1 en el modo máximo, y su el
tiempo es el mismo que
para IO / M (T e HIGH, R e LOW). Esta señal flota a 3
estados DESACTIVADOS en la confirmación local "‘‘hold
accept".
̅D̅E̅N̅ 26 O HABILITACIÓN DE DATOS: Se proporciona como una habilitación de
salida para el transceptor del bus de datos en un sistema mínimo que utiliza
el transceptor. DEN está activo BAJO durante cada memoria y acceso de E /
S, y para ciclos INTA. Para un ciclo de lectura o INTA, es activo desde el
medio de T2 hasta el medio de T4, mientras que, para un ciclo de escritura,
es activo desde el comienzo de T2 hasta la mitad de T4. DEN flota a 3
estados
OFF durante el ómnibus local ‘‘espera reconocer’’.

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 Laboratorio de Arquitectura de Computadoras

Símbolo Pin No. Tipo Nombre y función

HOL 31, 30 I, O HOLD: Indica que otro maestro está solicitando un bus local "espera". Para
D, ser reconocido, HOLD debe estar activo ALTO. El procesador que recibe la
HLD "espera" emitirá la solicitud HLDA (HIGH) como reconocimiento, en
A medio de un ciclo de reloj T4 o Ti. Simultáneamente con la emisión de
HLDA, el procesador hará flotar el bus local y las líneas de control.
Después de que se detecte HOLD como BAJO, el procesador baja HLDA,
y cuando el procesador necesita ejecutar otro ciclo, volverá a controlar el
bus local y
las líneas de control. HOLD y HLDA tienen resistencias pull-up internas.
̅S̅S̅ O̅ 34 O STATUS LINE: Es lógicamente equivalente a SO en el modo máximo. La
combinación de SSO, IO/ M y DT/R permite al sistema decodificar
completamente el estado actual del ciclo del bus.
IO/M DT/R SSO Características
0(LOW) 0 0 Reconocimiento DE
0 0 1 interrupción Lectura puerto I/O
0 1 0 Escritura puerto I/O
0 1 1 Detener
1(HIGH) 0 0 Acceso al código
1 0 1 Leer memoria
1 1 0 Escribir
1 1 1 memoria Pasivo
S2, S1, 26 –28 O STATUS: Está activo durante el reloj alto de T4, T1 y T2, y vuelve al
S0 estado pasivo (1,1,1) durante T3 o durante Tw cuando READY es HIGH.
Este estado es utilizado por el controlador de bus 8288 para generar toda la
memoria y el control de acceso de señales E / S. Cualquier cambio de S2,
S1 o S0 durante T4 se utiliza para indicar el comienzo de un ciclo de bus, y
el retorno al estado pasivo en T3 y Tw se utiliza para indican el final de un
ciclo de bus.
Estas señales flotan a 3 estados APAGADO durante el "reconocimiento de
retención". Durante el primer ciclo de reloj después de que RESET se
activa, estas señales están activas ALTA. Después este primer reloj, flotan a
3 estados OFF.
RQ/GT0 30, 31 I/O REQUEST/GRANT: Los pines son utilizados por otros maestros de bus
, locales para forzar al procesador para liberar el bus local al final del bus
RQ/GT1 actual del ciclo del procesador. Cada pin es bidireccional y RQ / GT0 tiene
mayor prioridad que RQ /
GT1. RQ / GT tiene una resistencia pull-up interna, por lo que puede
dejarse sin conectar.
La secuencia de solicitud / concesión es la siguiente:
1. Un pulso de un CLK de ancho de otro maestro de bus local
indica una solicitud de bus (‘‘hold’’) al 8088 (pulso 1).
2. Durante un ciclo de reloj T4 o TI, un pulso de un reloj de ancho
desde el 8088 al maestro solicitante (pulso 2), indica que el 8088 ha
permitido que el local bus para flotar y que entrará en el estado de
"confirmación de retención" en el próximo
CLK. La unidad de interfaz de bus de la CPU está desconectada
lógicamente del local autobús durante el "reconocimiento en espera". Se
aplican las mismas reglas que para HOLD / HOLDA
en cuanto a cuándo se suelta el autobús.

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3. Un pulso de un CLK de ancho del maestro solicitante indica al 8088

(pulso 3) que la solicitud de "espera" está a punto de finalizar y que el 8088
puede Recupere el autobús local en el próximo CLK. Luego, la CPU
ingresa a T4.
Cada intercambio maestro-maestro del bus local es una secuencia de tres
pulsos. Debe haber un ciclo CLK inactivo después de cada cambio de bus.
Pulsos están activos BAJO.
Si la solicitud se realiza mientras la CPU está realizando un ciclo
de memoria, liberar el bus local durante T4 del ciclo cuando todas
las condiciones siguientes se cumplan:
1. La solicitud se produce en T2 o antes.
2. El ciclo actual no es una palabra simple.
3. El ciclo actual no es el primer reconocimiento de un
reconocimiento de interrupción secuencia.
4. Una instrucción bloqueada no se está ejecutando actualmente.
Si el bus local está inactivo cuando se realiza la solicitud, los dos posibles
eventos a seguir:
1. El autobús local se liberará durante el próximo reloj.
2. Un ciclo de memoria comenzará dentro de los 3 relojes. Ahora las
cuatro reglas para el ciclo de memoria activo se aplican con la condición
número 1 ya satisfecha.
LOCK 29 O LOCK: indica que otros maestros de bus del sistema no deben obtener el
control del bus del sistema mientras LOCK está activo (LOW). La señal
LOCK activa la instrucción de prefijo ‘‘LOCK’’ y permanece activa hasta
que se
completa la siguiente instrucción. Esta señal está activa BAJA y flota a 3
estados apagados en '' retención reconocer''.
QS1, QS0 24, 25 O QUEUE STATUS: proporcionar estado para permitir el seguimiento externo
de la Cola de instrucciones 8088.
El estado de la cola es válido durante el ciclo CLK después de la cola
se realiza la operación.
QS1 QS0 Características
0(LOW) 0 No operación
0 1 Primer byte de código de operación de la cola
1(HIGH) 0 Vaciar la cola
1 1 Byte posterior de la cola
----------- 34 O El pin 34 siempre está alto en el modo máximo.

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2. Código Maquina 8088/8086 Hoja de Datos INTEL

S4 S3 Características
0 (BAJO) 0 Datos alternativos
0 1 Pila
1 (ALTO) 0 Código o ninguno
1 1 Datos
S6 es 0 (BAJO)

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REFERENCIAS

[1]. 8088 8-BIT HMOS MICROPROCESSOR 8088/8088-2, INTEL