UNIVERSIDAD NACIONAL

MAYOR DE SAN MARCOS

FACULTAD DE INGENIERÍA
ELECTRÓNICA Y ELÉCTRICA

LABORATORIO 02:
“DISEÑO GEOMÉTRICO DE ASICs”
Integrante:
Turco Condori Breigzon 18190186

Curso:
LABORATORIO DE MICRO/NANO SISTEMAS ELECTRÓNICOS

Profesor:
ING. RUBEN VIRGILIO ALARCON MATUTTI

Horario:
Lunes de 2 a 4pm

2021
 LABORATORIO No 2
“DISEÑO GEOMÉTRICO DE ASICs”
1) Presentar el LAYOUT mínimo del inversor realizado por Ud. Considerar para el layout el
esquema de la Fig. A y la Fig. B del diagrama de barras (STICK). Tratar de conseguir un layout
de dimensiones mínimas. Mostrar y describir las vistas de corte 2D y 3D.

Reglas del diseño lambda.

De dicha imagen cogeremos las dimensiones mínimas para diseñar el inversor.

Diseño del inversor en Microwind

Con la regla insertada en el diseño de inversor se puede apreciar las dimensiones mímas de
cada transistor Nmos y Pmos.

VISTA 2D

NMOS PMOS

VISTA 3D

2) Para el LAYOUT del inversor (muestre el procedimiento empleado):

-Hallar la frecuencia MÁXIMA de operación.

-El área ocupada del layout.

En la gráfica de salida se aprecia 2 magnitudes de retrasos, para hallar la frecuencia máxima de
operación, escogemos el retraso máximo, que es 20ps.

• Frecuencia MÁXIMA de operación:

fmax=1/20ps = 50Ghz

• Área ocupada del layout:

Tal como se aprecia las medidas con la regla virtual, el ancho y el largo mide 70λ

Área=70λ x 70λ ; λ= 0.125um

Área= 76.56pm
3) Para el LAYOUT del inversor, extraer la descripción CIR (Spice) y la descripción CIF (Caltech
Intermediate Form) del inversor. En cada caso, establecer las reglas principales de sintaxis y
describir sus contenidos. Buscar en el libro texto y/o Internet la información necesaria.

-En base al archivo (*.cir) y USANDO la vista del layout de su inversor, mediante líneas
punteadas: indique las dimensiones de L, W, identifique las capacidades parasitas hacia GND
desde los nodos (G, D, S) y sus valores respectivos. Ver figura A, use una figura similar solo
para esta pregunta.

-En base al archivo (*.cif) y USANDO la vista del layout de su inversor, mediante líneas
punteadas: identifique los valores de las coordenadas (X,Y) que definen las capas de
polisilicio, difusiones, contactos y metal. Ver figura A, use una figura similar solo para esta
pregunta.

Parámetros de la simulación, descripción CIR

La primera línea
indica al transistor
Nmos y el sugundo
Pmos con sus
respectivos valores
de ancho y largo.

Este cuadro nos

muestra las
capacitancias
parásistas

Ahora, copiaremos y pegaremos algunos datos de los cuadros mostrados.

Dimensiones de TN Y TP
W=0.75 Y L=0.25

Capacidades parásitas:

• Capacidad de VDD+ hacia GND: 4.013fF

• Capacidad de VOUT hacia GND: 1.025fF
• Capacidad de VDD+ hacia GND: 1.767fF
• Capacidad de VIN hacia GND: 0.33fF

Ahora ubicaremos las capacidades parásitas en el diseño

DESCRIPCIÓN CIF
Procederemos a mostrar los datos dados por el CIF

( File : "C:\Users\breigzon\Documents\Inversor.CIF")

( Conversion from Microwind 2b - 17.01.2000 to CIF)

( Version 29/10/2021,12:03:01)

DS 1 1 1;

9 topcell;

L 1;

P 6250,1875 10625,1875 10625,6250 6250,6250;

L 19;

P 8975,3225 9275,3225 9275,3525 8975,3525;

Esta parte nos
P 8975,-2275 9275,-2275 9275,-1975 8975,-1975; muestra los
valores de
P 6725,5350 7025,5350 7025,5650 6725,5650;
coordenadas que
P 8975,-1025 9275,-1025 9275,-725 8975,-725; definen la capa
de contactos.
P 8975,4475 9275,4475 9275,4775 8975,4775;

L 13;

P 5625,-1625 11250,-1625 11250,-1375 5625,-1375; Esta parte nos

muestra los
P 5625,-1375 5875,-1375 5875,3875 5625,3875; valores de
coordenadas que
P 5625,3875 11250,3875 11250,4125 5625,4125;
definen la capa
L 23; de polisilicio.

P 8750,-1250 9500,-1250 9500,3750 8750,3750;

P 8250,-2500 14375,-2500 14375,-2000 8250,-2000;

P 6500,5125 7250,5125 7250,5875 6500,5875;

P 8750,-2000 9500,-2000 9500,-1750 8750,-1750;

P 8750,4250 9500,4250 9500,4500 8750,4500;

P 8250,4500 14375,4500 14375,5000 8250,5000;

L 2;

P 8750,-2500 9500,-2500 9500,-1625 8750,-1625;

P 6500,5125 7250,5125 7250,5875 6500,5875;

P 8750,-1625 9500,-1625 9500,-1375 8750,-1375;

P 8750,-1375 9500,-1375 9500,1250 8750,1250;

P 8750,4125 9500,4125 9500,5000 8750,5000;

P 8750,2750 9500,2750 9500,3875 8750,3875;

P 8750,3875 9500,3875 9500,4125 8750,4125;

L 16;

P 8500,-2750 9750,-2750 9750,-1375 8500,-1375;

P 6250,4875 7500,4875 7500,6125 6250,6125;

P 8500,-1875 9750,-1875 9750,-1125 8500,-1125;

P 8500,-1625 9750,-1625 9750,1500 8500,1500;

L 17;

P 8500,3875 9750,3875 9750,5250 8500,5250;

P 8500,2500 9750,2500 9750,4125 8500,4125;

P 8500,3625 9750,3625 9750,4375 8500,4375;

L 60;

94 Vdd 6875,5500;

94 Vss 13750,-2250;

94 Vdd 13750,4750;

94 Vin 5750,1250;

94 Vout 9250,1500;

DF;

C 1;

4) Presentar el LAYOUT completo (manual y de menor área) en base al mostrado en la Fig. C.

Analizar y determinar la función lógica de salida del circuito, corroborar su función lógica
mediante simulación. Medir el ÁREA del layout y hallar la frecuencia MÁXIMA de operación

CIRCUITO POR IMPLEMENTAR

LAYOUT
SIMULACIÓN

Tal como se aprecia, las medidas son:

Largo= 80 λ

Ancho=105 λ

Área=80 λ x105 λ; λ= 0.125um

Área= 131.25 pm
FRECUENCIA MÁXIMA DE OPERACIÓN

En la gráfica de salida se aprecian varias magnitudes de retrasos, para hallar la frecuencia

máxima de operación, escogemos el retraso máximo, que es 29ps.

fmax=1/29ps = 34.48Ghz

5) Para circuito digital MOS mostrado en las Figura 1. Analizar y determinar la función lógica
de salida del circuito. Presentar completo el LAYOUT (manual y de menor área) y corroborar
su función lógica mediante simulación. Medir el ÁREA del layout y hallar la frecuencia
MÁXIMA de operación

CIRCUITO POR IMPLEMENTAR

LAYOUT
SIMULACIÓN

A B C D S
0 0 0 0 1
0 0 0 1 1
0 0 1 0 1
0 0 1 1 0
0 1 0 0 1
0 1 0 1 0
0 1 1 0 1
0 1 1 1 0
1 0 0 0 1
 1 0 0 1 0
1 0 1 0 1
1 0 1 1 0
1 1 0 0 1
1 1 0 1 0
1 1 1 0 1
1 1 1 1 0

En conclusión, la función lógica es:

Y=

ÁREA del layout

Tal como se aprecia, las medidas son:

Largo= 85 λ

Ancho=135 λ

Área=85 λ x135 λ; λ= 0.125um

Área= 179,29pm

FRECUENCIA MÁXIMA DE OPERACIÓN

En la gráfica de salida se aprecian varias magnitudes de retrasos, para hallar la frecuencia
máxima de operación, escogemos el retraso máximo, que es 777ps.

fmax=1/777ps = 1.28Ghz

CONCLUSIONES

• Se concluye que el inversor está constituido con por Pmos y Nmos, esto ayuda a que
no exista una degradación de la salida del 1 lógico o del 0 lógico, tales problemas con
sus respectivos gráficos se vieron en el antiguo laboratorio.
• Gracias al presente laboratorio también se ganó más práctica al desarrollar todos los
diseños y se aprendió a calcular el área y frecuencia máxima de operación de cada
Layout.
• Se concluye que a pesar de que no exista degradación de voltajes, existe algo
denominado retraso en el layout del inversor y con e retraso máximo uno puede hallar
a frecuencia máxima de operación.

BIBLIOGRAFÍA

• https://www.youtube.com/watch?v=6FF8nlfuubo
• http://user.engineering.uiowa.edu/~vlsi1/notes/Stick%20Diagrams.pdf
• https://potharajuvidyasagar.files.wordpress.com/2018/01/vlsi-design-unit-2.pdf