Adc Digitales

Convertidores A/D de
Nyquist (I). Básicos

1. Convertidores Integradores
a. Convertidores de doble pendiente (una y dos rampas).
b. Convertidores Incrementales
2. Convertidores de Aproximaciones Sucesivas
a. Convertidores de redistribución de carga: unipolar y bipolar
b. Estimación de velocidad
c. Convertidor híbrido resistencia-capacidad
3. Convertidores Algorítmicos.
a. Convertidor cíclico con código RDS
4. Bibliografía.
Convertidores de Nyquist (I) 1 of 26

Integradores (I)
Convertidores Integradores
S2
De rampa simple
C
vin(t) S1 , S2
-vin(kT)
S&H
R
INVERS - MSB b1
S1 - vx LOGICA
Vref + b2
DE
+ CONTA
Integrador CONTR
LSB bN
Comparador
FASE I FASE II
f1clk = 1 / Tclk
-Vin1
(T1 cte) (Pend. cte)
• Fase I. Integra –vin(kT) durante T1
-Vin2
− vin (kT ) v (kT )
T1
-Vin3
v x (T1 ) = − ∫ dt = in T1
0
RC RC
• Fase II. Integra Vref hasta que vx=0
T2
Vref
T1 T2 v x (T2 ) = v x (T1 ) − ∫ dt = 0
0
RC
Integradores (II)
• Sustituyendo
vin (kT ) Vref v (kT )
v x (T2 ) = T1 − T2 = 0 ⇒ T2 = T1 in
RC RC Vref
• Si T1 = 2N Tclk y, dado que T2 = (b1 2N-1 + b2 2N-2 + ... + bN) Tclk
vin (kT )
b1 2 −1 + b2 2 − 2 + ... + bN 2 − N =
Vref
• Características:
– La salida digital no depende de la constante RC. Es sensible al
offset del integrador y del comparador, si bien se puede resolver
repitiendo dos veces el proceso, con la entrada a tierra la primera
vez.
– Como principal inconveniente, es muy lento, T1 = 2N Tclk y, en el
peor de los casos, T2 = T1 . Así, para fclk = 1 MHz y N = 16 bits, la
tasa de conversión es de 7.6 Samples/s.
• Aplicaciones: voltímetros digitales de precisión (16 bits o más).
Integradores (III)
• Características de Filtrado.
– Elimina la interferencia de ármonicos de 1/T1. Ejemplo, para
un ruido de 50 Hz
vin (kT ) = vin (kT )ideal + A sen (2π 50 t + φ )
− vin (kT ) − vin (kT )ideal A sen (100π t + φ )
T1 1 1 T T
v x (T1 ) = − ∫ dt = − ∫ dt − ∫ dt
0
RC 0
RC 0
RC
-10
-20
– El segundo término es
-30 cero si T1 = 1 / ( 50 K )
| ) (dB)
-40
– La respuesta impulsional es
(f)(dB
-50
una onda cuadrada, por lo
| H|H(f)|
-60
-70
que su transformada de
-80
Fourier es del tipo sin(x) / x.
sen (π f T1 )
-90
-100
H(f ) =
10
1
Frec uenc ia (Hz)

10
2
π f T1
Frecuencia (Hz). T1 = 1/50

Integradores (IV)
• Ejemplo:
– Se pretende diseñar un convertidor integrador de 16 bits. Para
vin|MAX = 3 V, la tensión de pico en vx debe ser de 4 V. El
convertidor debe rechazar las interferencias de 50 Hz y sus
armónicos. Elegir la constante RC y la frecuencia de reloj fclk.
Determinar la atenuación que sufre un ruido en torno a 1KHz
superpuesto a la señal de entrada.
• Solución:
– T1 = 1/50 Hz = 20 ms = 216 fclk ⇒ fclk = 3.28 MHz
– Como v (T ) = vin (kT ) T ⇒ RC = vin (kT ) T
v x (T1 )
x 1 1 1
RC
v (kT ) 3
– Para la entrada máxima RC = in T1 = × 20 × 10 −3 = 15 ms
v x (T1 ) 4
– La atenuación en 1 KHz es infinita, ya que es armónico de 50 Hz.
El pico más cercano está en 975 Hz y allí la atenuación es de
H(f ) =
(
sen π × 975 × 20 × 10 −3)= 16. 3 × 10 −3
= −36 dB
f =975 Hz
π × 975 × 20 ×10 −3
Integradores (V)
De doble rampa [Aasnaes’68]

R
ABRE
C S3 ABRE S1
S3 S3
S1 0
R - MSB Vt
vx bN
- MSB
+
vin(t) + CONT. ABRE
Integrador S2
LSB bL+1 -VinA
+ Muestr. Comp. 1 LOGICA
CARRY
Vt
DE
S2 CONTR -VinB
S1 S2 vy MSB bL
- LSB
+ CONT. t1 t2A t2B t3A t3B t
I I/255
LSB b1 GRUESA FINA
-Vref Comp. 2 MUEST
GRUESA FINA
f1clk = 1 / Tclk
• Cuando cierra S3, vin(t) se muestrea y retiene en el opamp de entrada.

Durante la fase de integración gruesa el condensador descarga con
I+I/255, determinando los bits más significativos. Cuando se alcanza
Vt, S1 se abre y se sigue con la fase de integración fina usando sólo
I/255, hasta alcanzar 0, en que se abre S2 y termina la conversión.
• Se consigue aumentar la velocidad de conversión 256/2=128 veces.
Integradores (VI)
Convertidor Incremental
SR
S1 Cf
vin(kT)
Ci vx
S2 S5
-Vref - MSB b1
- LOGICA b2
S3 S4 +
+ DE CONTA
Integrador CONTR
LSB bN
Comparador
f1clk = 1 / Tclk
• Al comienzo SR pone a cero el condensador Cf ⇒ vx(0) = 0

• En cada ciclo, a través de S1-S4 y luego S3-S5, se inyectan paquetes de
carga a C, de manera que ∆ vx = - (Ci / Cf ) vin (kT)
• Si vx desciende por debajo de 0, se inyecta un paquete de carga a través
de S2-S4 y luego S3-S5, de manera que ∆ vx = (Ci / Cf ) Vref, y se
incrementa el contador.
• Al final de 2N ciclos, v = 2 N v (kT ) Ci − n V Ci ⇒ n = 2 N ⎛⎜ vin (kT ) ⎞⎟ +ε
x in
Cf
ref
Cf ⎜ V ⎟
⎝ ref ⎠ ε ≤1 LSB
• Se alcanzan precisiones de hasta 16 bits, pero con tiempos de conversión
muy largos.
Aprox. Suces. (I)
Aproximaciones Sucesivas
vin(t) vin(kT) Inicio
vx Registro de Lógica
-
S&H Aproximaciones de
+ Salida: Sin Signo
Sucesivas Control
Muestra vin;
Comparador vD/A = 0; i = 1;
bN
b1
b2
vD/A Convertidor +Vref /2 NO
¿vin > vD/A?
D/A -Vref /2
SI
bi = 1; bi = 0;
v / Vref vD/A = vD/A + Vref / 2i+1; vD/A = vD/A - Vref / 2i+1;
3/8
i = i + 1;
1/8 vin
-Vref / 2 < vin < Vref / 2
-1/8 ON
¿i>N?
vD/A
-3/8 SI
t Fin
100 010 011 011
Aprox. Suces. (II)
Evolución de la salida
vin/Vref
1/2
111X 1111
11XX 1110
110X 1101
1100
1/4 1XXX
101X 1011
1010
10XX
100X 1001
1000
0 XXXX 0111
011X
0110
01XX
0101
011X
0100
-1/4 0XXX 0011
001X
0010
00XX
0001
000X
0000
-1/2 t /T
1 2 3 4 5

Aprox. Suces. (III)
• Algoritmo mejorado (siempre se Inicio
compara con cero. Salida: Sin Signo

• Fácil implementación usando un Muestra vin;
v = vin ; i = 1;
convertidor D/A con redistribución
de carga. NO
¿v > 0?
v / Vref SI
bi = 1; bi = 0;
3/8 v = v - Vref / 2i+1; v = v + Vref / 2i+1;
v
1/8
i = i + 1;
-1/8 vin -Vref/2 < vin < Vref/2

ON
-3/8 ¿ i >= N ?
t SI
100 010 011 011 Fin

Aprox. Suces. (IV)
ADC de Aprox. Sucesivas por Redistribución de Cargas.

Salida sin signo; 0 < vin < Vref . (McCreary’75)
S2
vx aprox 0
- SAR
16 C 8C 4C 2C C C
+
Comparador
b1 b2 b3 b4 b5 S3 inversor
PASO 1
MUESTREO
S1
vin (kT) Vref
• Todas las capacidades se cargan a vin(kT) y

• El comparador se inicializa mediante S2

Aprox. Suces. (V)

S2
vx = - vin (kT)
- SAR
16 C 8C 4C 2C C C
+
Comparador
PASO 2
RETENCIÓN
S1 (suele hacerse a la vez que se
vin (kT) Vref calcula el primer bit: b1 )
• Todas las capacidades se conectan a tierra ⇒ vx = -vin (kT)

Aprox. Suces. (VI)

S2
vx = - vin (kT) + Vref / 2

- SAR
16 C 8C 4C 2C C C
+
Comparador
PASO 3
Cálculo del bit i-ésimo
S1 (se muestra el primer bit: b1 )
vin (kT) Vref
• La capacidad más grande se conecta a Vref ⇒ vx = - vin (kT) + Vref / 2

• Si la salida comparador > 0 (vin (kT) > Vref / 2), b1 = 1 y la capacidad
se queda a Vref, en caso contrario, b1 = 0 y se pone a tierra.
Aprox. Suces. (VII)

Salida en complemento a 2; - Vref / 2 < vin < + Vref / 2. (McCreary’75)
S2
vx aprox 0
- SAR
16 C 8C 4C 2C C C
+
Comparador
PASO 1
Vref / 2 S1 MUESTREO
vin (kT) Vref / 2
S2
vx = - vin / 2
- SAR
16 C 8C 4C 2C C C
+
Comparador
PASO 2
Vref / 2 S1 RETEN + 1º BIT
vin (kT) Vref / 2

Aprox. Suces. (VIII)

• Si Sal.Com. < 0 (vin < 0), entonces b1 = 1, y la capacidad más grande se
conecta a tierra. Como consecuencia vx → – ½ (vin + Vref / 2). El proceso
continúa parecido al caso unipolar, pero con la lógica cambiada.
• Así, para el siguiente bit, se conecta la siguiente capacidad a Vref /2, como
consecuencia, vx → – ½ (vin + Vref / 2) + ¼ Vref / 2 = – ½ (vin + Vref / 4).
• Si Sal.Com < 0 (vin< -Vref /4), entonces b2 = 1, y se queda la capacidad
a Vref /2. Como consecuencia, vx → – ½ (vin + Vref / 4).
• Si Sal.Com > 0 (vin > -Vref /4), entonces b2 = 0, y se vuelve la capacidad
a tierra. Como consecuencia, vx → – ½ (vin + Vref / 2).
S2
vx = - 1/2 ( vin + Vref / 4 )

- SAR
16 C 8C 4C 2C C C
+
Comparador
2º BIT
Vref / 2 S1 (suponiendo vin < 0 )
vin (kT) Vref / 2

Aprox. Suces. (IX)

• Si Sal.Com. > 0 (vin > 0), entonces b1 = 0, y la capacidad más grande se
queda a Vref / 2. Como consecuencia vx → – vin /2. El proceso continúa
igual que en el caso unipolar.
• Así, para el siguiente bit, se conecta la siguiente capacidad a Vref /2, como
consecuencia, vx → – vin /2 + ¼ Vref / 2 = – ½ (vin - Vref / 4).
• Si Sal.Com < 0 (vin < Vref /4), entonces b2 = 0, y se vuelve a poner la
capacidad a tierra. Como consecuencia, vx → – vin /2.
• Si Sal.Com > 0 (vin> Vref /4), entonces b2 = 1, y se queda la capacidad a
Vref /2. Como consecuencia, vx → – ½ (vin - Vref / 4).
S2
vx = - 1/2 (vin - Vref / 4 )

- SAR
16 C 8C 4C 2C C C
+
Comparador
2º BIT
Vref / 2 S1 (suponiendo vin > 0 )
vin (kT) Vref / 2

Aprox. Suces. (X)

• La aproximación anterior tiene la ventaja de necesitar sólo una fuente de
referencia, pero el inconveniente de que la señal de entrada se atenúa por
2, por lo que tiene peor relación señal-ruido. Además, ahora un error de
apareamiento en la capacidad más significativa causa no sólo un error de
offset, sino también un error de ganancia dependiente del signo, lo que
provoca errores de nolinealidad integral.
• Estos errores pueden eliminarse añadiendo otra referencia –Vref / 2,
aunque en este caso, también es necesario asegurar el apareamiento de
las dos referencias
vx = - 1/2 (vin - Vref / 4 ) S2

- SAR
16 C 8C 4C 2C C C
+
Comparador
FASE DE
S1
- Vref / 2 Vref / 2 MUESTREO
vin (kT)

Aprox. Suces. (XI)
ADC de Aprox. Sucesivas por Red. de Cargas.

Estimación de velocidad
• En el instante de muestreo, aplicando el • Para asegurar 0,5 LSB de
método de las constantes de tiempo de precisión, T
−
τ eq = (RS + R + RS 2 ) 2 C
Gray, τ 1
N
e eq
< N +1
⇒
1
2
T > τ eq ( N + 1) ln 2 =
0.69 (N + 1)τ eq
RS2
N-2
2N-1 C 2 C 2C C C
• En la práctica, Testimado ≈ 30 %
mayor que Treal
R R R R R
• Normalmente R se hace
menor para las capacidades
mayores, escalando los
RS1 interruptores.
vin (kT)

Aprox. Suces. (XII)
ADC de Aprox. Sucesivas empleando un Híbrido

Resistencias-Capacidades (Fotouhi’79)
Vref
S2
- SAR
k-1
2 C 2C C C
+
b1 bk-1 bk S3 Comparador
S1A inversor
S1B
vin •
Primero se cargan todas las
capacidades a vin
• Luego se emplea una lógica de aprox. suces. para encontrar la resistencia
que tiene entre sus extremos una tensión mayor y otra menor que vin
• Finalmente se usa una lógica de aproximaciones sucesivas para
determinar los bits menos significativos.
Aprox. Suces. (XIII)
• Características Generales
– Muy versátil, bajo consumo y N ciclos para N bits
– Muchas implementaciones posibles: resistivo, capacitivo SC,
modo corriente, M-2M, etc.
– Resolución típica 10 bits, 12 con tecnologías maduras, bien
caracterizadas y layout cuidadoso. Hasta 16 bits con
calibración [Lee’84], [Tan’90].
– Hoy día hasta varios Msamples / s en circuitos de unos
cientos de mW.
– Aplicaciones: de propósito general, señales de media-alta
velocidad, aplicaciones de control hasta video.

Algorítmicos (I)
Convertidores Algorítmicos
vin(t) Registro de
Inicio
Salida sin signo

S&H Desplazamiento
v = vin (kT) ;
Comparador
bN
i = 1;
b1
b2
+ NO
¿v > 0?
x2 S&H vref / 4
-
-vref / 4 SI
bi = 1; bi = 0;
v = 2 ( v - Vref / 4 ) ; v = 2 ( v + Vref / 4 ) ;
• En un convertidor de aproximaciones
sucesivas, la referencia es dividida por 2 i = i + 1;
en cada ciclo.
- Vref / 2 < vin < Vref /2
• En un convertidor algorítmico, el residuo es ON
¿ i >= N ?
multiplicado por 2 en cada ciclo. SI
• McCharles’79, Li’84, Shih’86, Onodera’88. Fin
• Principal inconveniente: un amplificador x 2

independiente de relación de capacidades

Algorítmicos (II)
Multiplicación del residuo independiente de
desapareamientos y offset (versión unipolar)
S5 C2 S6
S5 C2 S6
+voff(i)-
+-verr(i)+Voff-
S7
C1 S4 S7
verr(i) S4
S1 verr(i) C1
- S1
-
+verr(i)-Voff - +
S2 +Voff - +
S3 Comparador S2
S3 Comparador
A) Muestrea residuo en C1 y offset en C2 B) Transfiere carga de C1 a C2

C2 S5 C2 S6
S5 S6
+Voff-
+-verr(i)+Voff-
S7 S7
S4 verr(i) C1 S4
verr(i) C1 S1
S1 -
-
+2verr(i)-Voff - +
+verr(i)-Voff - + S2
S2 Comparador
S3 Comparador S3
C) Vuelve a muestrear C1 y mantén residuo D) Transfiere carga de C2 a

en C2 C1 y conecta la salida
Algorítmicos (III)
Multiplicación del residuo independiente de
desapareamientos y offset (versión diferencial)
C2 C2
verr(i) C1 verr(i) C1
- -
+ +
-verr(i) -verr(i)
C1 C1
C2 C2
A) Muestrea residuo en C1 y offset en C2 B) Transfiere carga de C1 a C2
C2 C2
verr(i) C1 verr(i) C1
- -
+ +
-verr(i) -verr(i)
C1 C1
C2 C2
C) Vuelve a muestrear C1 y mantén D) Transfiere carga de C2 a

residuo en C2 C1 y conecta la salida
Algorítmicos (IV)
Convertidor Cíclico con código RDS. (Ginelti’91)
P
Multiplicador - bA
vin(t) + +
S&H x2
-
Vref
- bB
+
Q
-Vref
bA bB b Acción • Usan código redundante RDS como

el empleado en los multiplicadores
1 0 +1 ADD +Vref de Booth
• Debido a la redundancia, la
0 0 0 ADD GND conversión es independiente del
offset de los comparadores.
0 1 -1 ADD -Vref • P y Q cualesquiera, aunque se
recomienda ±Vref/2

Algorítmicos (V)
• Características Generales
– Bajo consumo, N ciclos para N bits.
– La precisión no depende directamente del apareamiento de
los componentes, sino de la precisión del amplificador-
multiplicador x 2.
– Para m=4 ciclos por bit se elimina la dependencia con el
offset del op-amp. Para m=7 se elimina también la
dependencia con su ganancia.
– m veces más lento que uno de Aproximaciones Sucesivas.
– Aplicaciones: por su relativa baja velocidad y bajo consumo,
se emplea en aplicaciones biomédicas y en
telecomunicaciones hasta 500 Ksamples/s

Bibliografía
1. H.B.Aasnaes, Th.J.Harrison, “Triple play speeds A/D conversion”, Electronics, pp. 69-72,
April 1968.
2. J.L.McCreary et. al. “All-MOS charge redistribution A/D conversion technique-Part I”.
IEEE J. of Solid-State Circuits, vol. 10, pp. 371-379, Dec. 1975.
3. B. Fotouhi and D.A.Hodges. “High-resolution A/D conversion in MOS/LSI”. IEEE J. of
Solid-State Circuits, vol. 14, pp. 920-925, Dec. 1979.
4. H.Lee, D.A.Hodges, P.R.Gray. “A Self-Calibrating 15-bit CMOS A/D Converter”. IEEE J.
of Solid-State Circuits, vol.19, pp. 813-819, Dec. 1984.
5. K.S.Tan et. Al. “Error-correction techniques for high-performance differential A/D
converters”. IEEE J. of Solid-State Circuits, vol. 25, pp. 1318-1326, Dec. 1990.
6. R.H.McCharles, V.A. Saletore, W.C.Black Jr., and D.A.Hodges. “Al algorithmic analog-
to-digital converter”, IEEE Int. Solid-State Circuits Conf., Philadelphia, Feb. 1977.
7. P.W.Li, M.J.Chin, P.R.Gray, and R.Castello. “A ratio-independent algorithmic analog-to-
digital conversion technique”. IEEE J. of-Solid-State Circuits, vol. 19, pp. 828,-836, Dec.
1984.
8. C.C.Shili, and P.R.Gray. “Reference refreshing cyclic analog-to-digital and digital-to-
analog converters”. IEEE J. of Solid-State Circuits, vol. 21, pp. 544-554, Aug 1986.
9. H.Onodera, T.Taleishi, and K.Tamaru. “A cyclic A/D converter that does not require ratio-
matched components”. IEEE J. of Solid-State Circuits, vol. 23, pp. 152-158, Feb. 1988.
10. B.Ginetti, P.Jespers, and A.Vandemeulebroeke. “A CMOS 13 bit cyclic RSD A/D
converter”, in Proc. ESSIRC 1991, Milan, pp. 3345-348, Sept. 1991.

Convertidores A/D de
Nyquist (II). Avanzados
1. Convertidores Flash.
2. Convertidores con Subrangos.
3. Convertidor en Dos Pasos.
4. Convertidores con Interpolacion.
5. Convertidores Plegados.
6. Convertidores Pipeline.
7. Convertidores Entrelazados.
8. Convertidores Híbridos.
9. Bibliografía.
Convertidores de Nyquist (II) 1 of 20

Flash (I)
Convertidores Flash
• Las modernas aplicaciones en sistemas de comunicaciones y aplicaciones
multimedia requieren convertidores de elevada precisión (> 13 bits) con
velocidades de conversión superiores a 50 MS / s
Vref vin
Características
+ Desbordamiento • Muy rápidos (cientos MS/s en 8 bits)
R/2
- • 2N comparadores ⇒ simples.
R
+
- • No necesitan S & H.
R + • Baja resolución (8 bits típico) limitado
código termométrico
-
por velocidad comparadores y
código binario
b1
R +
- Convertidor b2 consumo. Hasta 10 y 12 bits para
R + tecnologías maduras y cuidadoso
de
- Código
bN
layout.
R
+
- • Las líneas de entrada y reloj están
R + muy cargadas. Puede haber
-
R
+
problemas de clock jitter y retrasos
- desiguales ⇒ distorsión.
R/2 Comparadores
activados por reloj Aplicaciones: video y comunicaciones

Flash (II)
Comparadores para Convertidores Flash
C
vin
R R
A B
CLK
vin Referencia Etapa repetida N veces
CLK CLK MOS [Dingwall’79]
I
Referencia
Bipolar [Peterson’79]
• Como ya sabemos, poniendo en cascada varias etapas de comparación se reduce el error

de decisión a altas frecuencias.
• El offset en el caso bipolar es de gran importancia, no así en el MOS, ya que el circuito
mismo es insensible a offset.
• Para el caso MOS la principal limitación está en la inyección de carga de los switches y en
la sensibilidad al ruido en VDD y sustrato, ya que el circuito no es diferencial

Flash (III)
Comparador CMOS rápido de gran
precisión
OUTN
SR
LATCHES
OUTP
Φ2' Φ2'
Φ2' Φ2'
Φ2 Φ2
C C
INP INN
REFP REFN
I
Φ1 Φ1' Φ1' Φ1
• Diferencial, con autocero, doble preamplificación y cerrojo, para VDD = 5V.

[Choe’00]
Flash (IV)
Diseño de Convertidores Flash

• Capacidad de entrada: vin está conectada a muchos comparadores, por lo que
es necesario un buffer de entrada muy grande, que tiene un elevado consumo.
• Errores en las tensiones de referencia: En los convertidores bipolares, las
corrientes de base de entrada a los comparadores causan un error en las
tensiones de referencia, sobre todo en el centro. Para que sea despreciable, las
corrientes en las resistencias de referencia deben ser grandes.
• Retraso en los comparadores en el paso de modo cerrojo a modo
seguimiento: Sobre todo para entradas pequeñas de signo opuesto a la
anterior. Solución: mantener pequeñas las constantes de tiempo en los nodos
internos, mantener pequeña la ganancia de los latches (2 ó 4) y cortocircuitar
los nodos internos diferenciales justo antes de salir del modo cerrojo.
• Retraso de la señal y/o reloj: por ejemplo, para una senoide de 1 Vpp y 250
MHz, la máxima pendiente se produce en el paso por cero y es de 1750 V/ µs.
Si la señal se va a convertir con un A/D de 8 bits con 2V de fondo de escala, la
entrada tarda 5 ps en cambiar 1 LSB. Este es aproximadamente el tiempo que
tarda una señal en atravesar 500 µm de metal. Si hay un clock skew entre
comparadores mayor que esto, el convertidor tendrá un error mayor que 1 LSB.
El problema puede aliviarse con un S & H rápido, pero éste puede ser más
difícil de realizar que el propio convertidor. Además vin y CLK deben ser rutados
conjuntamente y de forma pareada para igualar los retrasos.

Flash (IV)
Diseño de Convertidores Flash

• Ruido de sustrato y de alimentación: En un convertidor de 8 bits, 2 V de
fondo de escala, tan sólo 7.8 mV de ruido causarían un error de 1 LSB. En un
circuito integrado a varias decenas de MHz, el ruido típico de alimentación es
de unas décimas de Voltio. Para evitar completamente este ruido:
1. Apantallar los relojes del sustrato y de la circuitería analógica.
2. Las señales de reloj deben ir en modo diferencial.
3. La alimentación analógica debe ser distinta de la digital. La analógica llegando a los
pre-amplificadores y la digital a los latches de los comparadores.
• Eliminación de los errores de burbuja: La salida de un convertidor flash debe
ser termométrica. Algunas veces aparece un 1 aislado entre ceros o viceversa,
debido a metaestabilidad del comparador, ruido, cross-talk, etc. Estos errores
pueden eliminarse digitalmente [Steyaert’93],[Gendai’91],[Ito’94] o
analógicamente [van Valburg’92].
• Flashback: En comparadores con latches, el paso de cerrojo a seguimiento
provoca un cambio de carga en su entrada. Sin preamplificador, esto causará
un error elevado debido a la diferencia de impedancia en las entradas del
comparador (una va a una cadena de resistencias, mientras la otra proviene de
un buffer de entrada). Los comparadores modernos llevan preamplificador y
buffer antes de los latches.

Flash (V)
Comparador Bipolar rápido de gran
precisión
v in
V ref
Track Latch
Buffer Preamplificador Buffer

con ganancia

Dos-Pasos (I)
Convertidores en Dos Pasos

Amplificador N2 bits de
con ganancia precisión
+
vin (t)
ADC de DAC de x 2 N1 ADC de
S&H
N1 MSB N1 MSB - N2 LSB
N1+N2 bits de
N1+N2 bits de precisión N2 bits de
precisión N1+N2 bits de N1+N2 bits de precisión
precisión precisión
N1 MSB N2 LSB
Ventajas: 2N1 + 2N2 comparadores en vez de los 2N1+N2 del flash. (Para N1 = N2 = 4, 32
comparadores frente a 256). Menor área y consumo con similar velocidad. Además
menor carga capacitiva, por lo que no requiere un buffer de entrada.
Inconvenientes: Necesita un S & H de gran precisión. La cadena directa es muy larga y
puede limitar la velocidad del convertidor. Puede aumentarse ésta haciendo
pipelining entre etapas, a costa de introducir un retraso de un ciclo de reloj y añadir
otro S & H. También necesita un amplificador con ganancia de N2 bits de precisión.
Aplicaciones: video, sistemas de banda ancha con 10-12 bits de precisión

Dos-Pasos (II)
Convertidor dos pasos con corrección
de error
S & H2 Objetivo: Reducir la
precisión de los
N1+N2 bits de Amplificador convertidores ADC y del
precisión con ganancia N2 + 1 bits de amplificador de ganancia.
precisión
vin (t) + S&H2: Tan sólo es necesario
S & H1
ADC de DAC de x 2 N1 S & H3
si se hace pipelining. En
N1 MSB N1 MSB - ese caso, hay una
N1+N2 bits de latencia y un retraso en el
N1+N2 bits de N2 + 1 bits de
precisión N1 bits de N1+N2 bits de precisión precisión
convertidor de un ciclo de
precisión precisión reloj
Retraso S&H3: Tan sólo es necesario

N1 MSB si el segundo convertidor
Correcc. ADC no es
∆ digital
ADC de
N2+1 LSB suficientemente rápido.
de error
En ese caso, la latencia y
N2 + 1 bits de el retraso son de dos
precisión ciclos de reloj
N1 + N2 bits

Dos-Pasos (III)
Corrección de error
• Para el caso ideal:
1. En efecto, si VLSB = Vref / 2N1+N2 , para un convertidor A/D ideal de N1+N2
bits,
Vref • Bout = vin + vq siendo − 1 VLSB < vq < + 1 VLSB
2 2
2. Para un convertidor A/D ideal de N1 bits, tendremos, manteniendo la
definición de VLSB,
Vref • Bout = vin + vq siendo − 2 N 2 −1VLSB < vq < +2 N 2 −1VLSB
• Para el caso no-ideal, con una precisión absoluta de 0,5 LSB:

1. Para el convertidor A/D no ideal de N1+N2 bits: − VLSB < vq < VLSB
2. Para el convertidor A/D no ideal de N1 bits: − 2 2 VLSB < vq < +2 2 VLSB
N N
• Para no salirnos de rango debemos multiplicar vq por 2N1-1 y emplear un

convertidor en la segunda etapa de N2+1 bits.
• Por la dificultad de hacer un circuito de alta velocidad con ganancia,
normalmente N1 es pequeño [Petschacher’90].

Dos-Pasos (IV)
Ejemplo de Corrección de error

• Para N1 = N2 = 4, ¿cuál es el máximo rango de vq cuando la tensión de fondo de
escala es Vref = ±2,5 V,
1. Si el ADC de los MSB tiene una precisión de 8 bits
2. Si el ADC de los MSB tiene una precisión de 4 bits.
• Solución
Definimos VLSB = Vref / 2N1+N2 = 5 / 28 = 19,5 mV, para un conv. ideal de 8 bits
Para un conv. ideal de 4 bits,
1 Vref 1 Vref 5
− N1
< v q < + N1
⇒ ∆ v MAX
q = 4
= 16 VLSB
2 2 2 2 2
1. Para un convertidor real de 4 bits con precisión de 8 bits
1 Vref Vref 1 Vref Vref ⎛ 5 5⎞
− − < v < + + ⇒ ∆ v MAX
= 2 ⎜ 5 + 8 ⎟ = 18 VLSB
2 2 N1 2 N1 + N 2 2 2 N1 2 N1 + N 2
q q
⎝2 2 ⎠
Rango entrada convertidor LSB es 8 x 351 mV = 2,8 V , mayor ampl. es posible
1. Para un convertidor real de 4 bits con precisión de 4 bits
Vref Vref ⎛ 5⎞
− < vq < + ⇒ ∆ vqMAX = 2 ⎜ 4 ⎟ = 32 VLSB = 625 mV
2 N1 2 N1 ⎝2 ⎠
Tras una ganancia de 2N1-1 queda 8 x 625 mV = 5V, igual rango que la entrada

Dos-Pasos (V)
Convertidor recirculante (versión unipolar)

S2
-
16 C 8C 4C 2C C C
+
1 3 1 3 1 3 1 3 1 3 1 3 Comparador
inversor
2 2 2 2 2 2
Vref
vin X5 X4 X3 X2 X1 X1 LSB
X2
ADC Flash
de 5 bits
Vref MSB
X5
Mues- LATCHES
Retenc + 1er Flash Amplific. residuos + 2º Flash
treo
10-bits salida
Circuitería y lógica de control de error no incluidas

Dos-Pasos (VI)

S2
-
16 C 8C 4C 2C C C
+
1 3 1 3 1 3 1 3 1 3 1 3 Comparador
inversor
2 2 2 2 2 2
vin X5 X4 X3 X2 X1
Vref
Primer Paso: MUESTREO

Dos-Pasos (VII)

S2
-
16 C 8C 4C 2C C C
+
1 3 1 3 1 3 1 3 1 3 1 3 Comparador
inversor
2 2 2 2 2 2
vin X5 X4 X3 X2 X1
Vref
Segundo Paso: RETENCIÓN MÁS FLASH-1

Dos-Pasos (VIII)

S2
-
16 C 8C 4C 2C C C
+
1 3 1 3 1 3 1 3 1 3 1 3 Comparador
inversor
2 2 2 2 2 2
vin X5 X4 X3 X2 X1
X5 X4 X3 X2 X1
Vref
0 1 1 0 1
Tercer Paso: AMPLIFICACIÓN RESIDUO MÁS FLASH-2

Interpol. (I)
Convertidores de Interpolación
Vref vin
+ 16
LATCH
- 15
LATCH
LATCH 14
R 13
LATCH
+ 12
LATCH
- 11
LATCH
10
código binario
LATCH b1
R 9 Convertidor
LATCH b2
+ v2 de
LATCH 8
- 7 Código
c LATCH
6 bN
R b LATCH
5
+ v1 a LATCH
LATCH 4
- 3
LATCH
LATCH 2
R LATCH 1

Inerpol. (II)
Características de Convertidores
de Interpolación
• Emplean amplificadores (normalmente poco lineales) que tan sólo amplifican la entrada en
torno a un umbral (ganancias típicas < 10).
• Luego interpolan la respuesta entre dos amplificadores consecutivos mediante un circuito
interpolador (en nuestro ejemplo, resistivo).
• Reducen la complejidad de los comparadores que pasan a ser simples latches que tan sólo
discriminan si la entrada es mayor o menor que cero.
• Reducen la carga que ven vin y Vref (es la principal ventaja).
• Aunque se usan normalmente con técnicas de plegado (van der Grift’87 y van Valburg’92),
también se han empleado con éxito por sí mismos (Goodenough’89, Steyaert’93).
• Las mismas aplicaciones y precisión que los convertidores flash.
• Es conveniente que los retrasos a la entrada de los latches en cada zona de interpolación
estén equilibrados para evitar distorsión (van de Plaasche’88).
• Aparte de resistencias también pueden emplearse otras técnicas de interpolación, como
capacidades (Kusumoto’93) y espejos de corriente (Steyaert’93).
I1 I2a I2b I2 2 1
I 2a = I1 + I 2
3 3
9 3 3 3 3 3 3 9
1 2
I 2 b = I1 + I 2
3 3

Plegado (I)
Convertidores con Plegado

2-bit b3
MSB ADC
b2
Bloque de
v1
Latch
Plegado
VT={4/16,8/16,12/16,16/16}
Bloque de
v2
vin Plegado
Latch
VT={3/16,7/16,11/16,15/16} Lógica b1
Digital b0
Bloque de
v3
Latch
Plegado
VT={2/16,6/16,10/16,14/16}
Bloque de
v4
Latch
Plegado
VT={1/16,5/16,9/16,13/16}

Plegado (II)
Características de Convertidores
con Plegado
• Reducen el número de comparadores conectados a vin y Vref , pero no el
número de latches, que siguen siendo 2N.
• Para un convertidor de N1 + N2 bits, con una tasa de plegado de 2N1 bits en los
N2 bits menos significativos, se necesitarían 2N1+2N2 comparadores. Para
N1=N2=4, el convertidor plegado necesitaría 32 comparadores frente a los 256
del full flash.
• Nótese que se consigue la misma reducción de comparadores que en un
convertidor en 2 pasos con N1=N2=4, pero éste necesita un D/A y un sumador,
ambos muy precisos, así como un amplificador con 2 ganancias. Además
necesita 2 ciclos para completar la conversión. El convertidor con plegado sólo
necesitaría 1ciclo, haciendo udo de un procesado analógico de la señal de
entrada.
• Aunque el MSB DAC se muestra por separado, en la práctica los bits más
significativos se obtienen directamente de los bloques de plegado.
• Nótese que tampoco necesita S&H a la entrada.
• El principal inconveniente del convertidor plegado es que la señal a la salida del
bloque de plegado tiene una frecuencia interna de funcionamiento 2N1 veces
superior a la señal de entrada.

Bibliografía
1. J.L.McCreary et. al. “All-MOS charge redistribution A/D conversion technique-Part I”.
IEEE J. of Solid-State Circuits, vol. 10, pp. 371-379, Dec. 1975.
4. K.S.Tan et. Al. “Error-correction techniques for high-performance differential A7D
converters”. IEEE J. of Solid-State Circuits, vol. 25, pp. 1318-1326, Dec. 1990.
5. R.H.McCharles, V.A. Saletore, W.C.Black Jr., and D.A.Hodges. “Al algorithmic analog-
to-digital converter”, IEEE Int. Solid-State Circuits Conf., Philadelphia, Feb. 1977.
6. P.W.Li, M.J.Chin, P.R.Gray, and R.Castello. “A ratio-independent algorithmic analog-to-
digital conversion technique”. IEEE J. of-Solid-State Circuits, vol. 19, pp. 828,-836, Dec.
1984.
7. C.C.Shili, and P.R.Gray. “Reference refreshing cyclic analog-to-digital and digital-to-
analog converters”. IEEE J. of Solid-State Circuits, vol. 21, pp. 544-554, Aug 1986.
8. H.Onodera, T.Taleishi, and K.Tamaru. “A cyclic A/D converter that does not require ratio-
matched components”. IEEE J. of Solid-State Circuits, vol. 23, pp. 152-158, Feb. 1988.
9. B.Ginetti, P.Jespers, and A.Vandemeulebroeke. “A CMOS 13 bit cyclic RSD A/D
converter”, in Proc. ESSIRC 1991, Milan, pp. 3345-348, Sept. 1991.

Pipeline CMOS ADCs
Platforms for High-Speed Embedded Data Conversion
João Vital 1,2 João Goes1,3 Carlos Fachada2 José Franca1,2
1-Instituto Superior Técnico, Lisbon, Portugal

2-ChipIdea - Microelectronics, Portugal
3-Universidade Nova de Lisboa, Portugal
email: joao.vital@gcsi.ist.utl.pt
Thanks to: C. Carvalho, P. Ventura, L. Alves,

N. Ferreira, G. Minderico, A. Leal
Acknowledgement of Financial Support to CEC: AMFIS and MIXMODEST

Pipeline CMOS ADCs - Platforms for High-Speed Embedded Data Conversion 1
1. Motivation - High Performance Nyquist Converters
l Why High-Speed and Moderate/High-Resolution?
♦ IF and baseband (Radio transceivers)

♦ Digital communications (ADSL, cable modems)
♦ Ultrasound, X-rays, Gamma imaging (Medical)
♦ Video (Set-top Boxes, camcorders, displays)
♦ Instrumentation (Osciloscopes, spectrum analysers)

1. Motivation
l Embedded use requirements:
♦ Co-existence of Analog and Digital

♦ No loss in compactness and power efficiency of Digital
CMOS almost mandatory
♦ Possibly digital technology (no analog options)

♦ Background noise

2. Selection of Conversion Platform
l What to look for?
♦ Modular architecture
♦ Wide range of specifications
♦ Low-power capability
♦ High-speed capability
♦ High-resolution capability with self-calibration
♦ No analog options required (more difficult for A/D)
l Selected Architecture
♦ Pipeline ADC

3. Pipeline ADCs - Architecture
Practical Architecture
In
S/H MDAC MDAC MDAC MDAC
FLASH FLASH FLASH FLASH FLASH

3b 3b 3b 3b 4b
Clk
12b Out
Digital Error Correction Logic
Example for 12b resolution

Timing of Operation
Cycle 1 2 K K+1
Sample & Quant. Amplification Sample & Quant. Amplification Sample & Quant. Amplification Sample & Quant. Amplification
Stage 1
of x(1) of res 1 (1) of x(2) of res 1(2) of x(K) of res 1 (K) of x(K+1) of res 1(K+1)
Sample & Quant. Amplification Sample & Quant. Amplification Sample & Quant. Amplification Sample & Quant.
Stage 2 of res 1(1) of res 2(1) of res 1(2) of res 2(K-1) of res 1(K) of res 2 (K) of res 1(K+1)
Stage K Sample & Quant. Sample & Quant.

of res K-1(1) of res K-1(2)
Digital
q[x(1)] q[x(2)]
Output
Latency of K half clock cycles

Multistep Quantization
1st. Step 2nd. Step

2
amplification by 2
MSBs LSBs
VT 16 V T 16
1111
1110
1101 11 11
1100
VT12 V T 12
1011
x 1010
1001 10 V T 10 ra 10 ...
1000 res
VT 8 VT 8
0111
0110
01 V T6 01
0101
0100
VT 4 VT 4
0011
0010
0001 00 00
0000
VT 0 VT 0

Residue and Transfer Characteristics
res ra Digital
(LSB of the local quantization)
out
+ 1/2 +Vref
11xx
10xx
01xx
00xx
- 1/2 -Vref
00 01 10 11
-Vref +Vref in -Vref +Vref in

4. Pipeline ADCs - Building Blocks
Flash Quantizer
V ref V in
Fully differential structures
R2 N
R-string eliminated for low resolution:
• capacitive divison possible
• comparator threshold can be designed
bN
Ri Comparator complexity dependent on
resolution:
b3
b2 • simple latch for 1 to 2 bits
b1 • preamplifier with or w/o offset cancellation
R2
for higher resolution
Thermometer-to-binary encoder
R1
• usually ROM-type

MDAC — binary code
Binary-weighted capacitor array in
common centroid structure
1
CN C N-1 C2 C 1 C0
- Vo
... +
V in 1 2 1 2 ... 1 2 1 2 1 2
Vref ...
bN b N-1 ... b2 b1
Binary code from Flash
∑ Ci
 V ref N 
V RA = i 0 =
C0
Vin −
 N ∑i C i bi 

∑
i 0
Ci = 1
C 0 = C , C i = 2i - 1C , i = 1,… ,N
S/H - Flip-around capacitor S/H - Charge redistribution
φ1 φ2
φ2
φ1’ φ1’
Cf
φ1 Cs φ1 Cs
Vin Vout Vin φ2 Vout

φ1 φ1 Cs
Cs
φ1’ Cf φ1’
φ2 φ1
φ1 φ2
High feedback factor φ1’ Single-ended to fully-differential
conversion
Offset cancellation φ2
Offset cancellation
Gain insensitive to capacitance
mismatch ...but
...but Gain sensitive to capacitance
mismatch
Fully-differential input needed
Lower feedback factor

5. Nonidealities - Flash Quantizer and MDAC
res ra Digital res ra Digital
(LSB of the local quantization) (LSB of the local quantization)
out out
+ 1/2 +Vref + 1/2 +Vref
11xx 11xx
missing codes missing codes
10xx 10xx
01xx 01xx
00xx 00xx
- 1/2 -Vref - 1/2 -Vref
00 01 10 11 00 01 10 11
-Vref +Vref in -Vref +Vref in -Vref +Vref in -Vref +Vref in

Problem: Flash transition voltages not accurate Problem: MDAC residue amplif. gain too low
Solution: redundancy & error correction Solution: Self-calibration
res ra Digital res ra Digital
(LSB of the local quantization) (LSB of the local quantization)
out out
+ 1/2 +Vref + 1/2 +Vref
11xx 11xx
missing codes
10xx 10xx
01xx 01xx
00xx 00xx
- 1/2 -Vref - 1/2 -Vref
00 01 10 11 00 01 10 11
-Vref +Vref in -Vref +Vref in in
-Vref +Vref -Vref +Vref in
Problem: MDAC D/A nonlinearity Problem: MDAC residue amplif. gain too high
Solution: Self-calibration Solution: Self-calibration
5. Nonidealities - S/H
♦ Input switch nonlinearity Distortion in sampling operation
Ron dependent on Vin
φ1 φ1’
Sampling bandwidth dependent on Vin
Rs Cs
Distortion dependends on frequency of Vin
Vin To virtual ground Signal dependent charge injection minimized

φ1 or to bias voltage through switching scheme
Solution Bootstrap the clock with the input voltage
Vdd φ1’
- +
Rs Cs
Vin To virtual ground

On or to bias voltage
[A. Abo, P. Gray ]

5. Nonidealities - Noise
Thermal noise
•from the switches Noisy Output

•from the amplifiers
G0=1 G1 G2 GNs-2 GNs-1

In Vn2 (0) Vn2 (1) Vn2 (2) Vn2 (Ns− 2) Vn2 (Ns− 1)
Vn2 ( 0) Vn2 (1) Vn2 ( 2) Vn2 (Ns − 1) Ns: Number

Vn2input referred = + + + ... + of stages
2 2 2
1 1.G 1 1.G1 .G 2 1.G 21 ...G2Ns − 1
S/H has the largest contribution, followed by the first stage
Noise contributions proportional to K.T

C
6. Redundancy and Error Correction
Relax characeristics of flash quantizers and offset of MDACs
♦ Next quantization range overlaps selected range

♦ Use of digital error detection and correction techniques
Benefits
♦ Avoids input saturation of next stage

♦ Reduces number of missing codes
♦ Offsets of Flash and MDAC result in input refered offset
♦ Relaxed specifications for comparators
♦ Compensates wrong decisions in coarse quantizers
Warning!
♦ It is not a self-calibration technique!

Most efficient implementation
[S. Lewis, P.R. Gray, JSSC Mar’92]

res ra
(LSB of the local quantization) It is derived from a 2-bit
residue characteristic
+1 +Vref Amplified residue does not
+ 1/2 +Vref/2 saturate
One comparator eliminated
- 1/2 -Vref /2
-1 -Vref It is a 1.5 bit characteristic!
00 01 10
-Vref +Vref in

1.5 bit + 2 bit quantization scheme - with error
1st. Step 2nd. Step

2
amplification by 2 /2
MSBs
VT16 V T16
1111
111
1110
V T14
1101
10 ra 110
1100
V T12
1011
101
1010
VT10 V T10 V T10
1001
100
1000
01 V T8
0111
x res 011
0110
VT 6 V T6 V T6
0101
010
0100
V T4
0011
0010 00 001 00 MSBs
V T2 LSBs
0001 + 110
000 0110
0000
VT 0 V T0

1.5 bit MDAC implementation
[S. Lewis, P.R. Gray, JSSC Mar’92]
Vref+ Vref- Vin+ φ1 φ2
φ1’
φ2.X φ2.Y φ1 Cf
Cs
φ2.Z
Vout
Cs
φ2.Y φ2.X φ1 Cf φ1’
Vref+ Vref- Vin- φ1 φ2
Y - active for segment 00

Z - active for segment 01
X - active for segment 10

7. Enhancements - multi-bit front-ends for linearity
Linearity improvement: use high resolution in front-end
[S. Lewis, T. CAS, Aug 92, L.Singer, T. Brooks, VLSI 96]
Intuitive reasons for DNL improvement
1. DNL of ADC depends on voltage segment errors of MDAC
2. Each additional bit ⇒ 2x number of unit capacitors in MDAC
3. Unit charge error depends only on ∆Cu (similar characteristics for all caps)
4. Voltage segment error depends on (unit charge error)/(total capacitance)
5. Voltage segment error improves 2x per each additional MDAC bit
⇒ DNL 2x better for each additional bit in the front-end stage !!!

7. Enhancements - commutative feedback capacitor
Commutative feedback capacitor for improved DNL
[P. Yu, H.-S. Lee, T. CAS, July 95]
C1 C2 C3 C4
C2 C1 C1 C1
0 1 1 1
C3 Vo C3 Vo C2 Vo C2 Vo
0 0 1 1
C4 C4 C4 C3
0 0 0 1
Out Flash= 00 Out Flash= 01 Out Flash= 10 Out Flash= 11
Digital Digital
out out
11xx 11xx
missing codes
10xx 10xx
01xx 01xx
00xx 00xx
-Vref +V ref in -Vref +V ref in

conventional with commutative feedback capacitor
7. Enhancements - Self-calibration
Purpose
♦ Calibrate effects of MDAC nonlinearity
♦ Calibrate effects of MDAC gain error
Principles
♦ Generate errors (analog function)

♦ Quantize errors for digital storage
♦ Calibrate during normal operation (analog or digital)
[S.-H. Lee, B. S. Song, T. CAS, Jun. 89]
[Y.-M. Lin, B. Kim, P. Gray, JSSC, Apr. 91]
[S.-H. Lee, B. S.Song, JSSC, Dec.'92]
[ A. Karanicolas, H. S. Lee, K. Bacrania, JSSC, Dec '93]
Digital
[S.-H. Lee, B. S.Song, JSSC, Jan.'94]
[ E. Soenen, R. Geiger, T. CAS-II, Mar'95]
[ M. Mayes, S. W. Chin, ISSCC, Feb'96] ...

7. Enhancements - Self-calibration
Auxiliary array
On-chip capacitor trimming
Main C C/4 C/8 C/16
Adjust equivalent capacitor value capacitor
Accuracy of auxiliary array is not critical V1 1 2 1 2 1 2 1 2
V2
Capacitor dividers can be used to bx3 bx2 bx1
implement very small caps Trimming code stored
in register or RAM
Example of digital self-calibration

Auxiliary DAC Digital subtract constant code
out to digital output
11xx
Digital Techniques 10xx
01xx
Align segments in global 00xx
transfer characteristic
-Vref +V ref in
add constant code to digital output

8. Architecture Level Design - error requirements
In ra(1) ra(2) ra(Ns-2) ra(Ns-1)
N1+1 bits N2+1 bits NNs-2+1 bits NNs-1+1 bits NNs bits
Total resolution N = N1 + N2 + ... + NNs-2 + NNs-1 + NNs
ra(1) must be accurate to better than N - M1 bits
ra(2) must be accurate to better than N - M1 - M2 bits
...
Redundancy and error correction ⇒ Flash errors can go up to ± 1/2 LSB

of the local quantization

8. Architecture Design - scaling down the pipeline
Consider a given distribution of resolution per stage:
2
Vn2 ( 0) Vn2 (1) Vn2 ( 2) Vn2 (Ns − 1)
< ( Nref )
Vn2input referred = + + + ... + V
2 2 2
1 1.G 1 1.G1 .G 2 1.G 21 ...GNs
2
−1 2 2
K.T
Stage contrib. to thermal noise ∝
C
Noise distrib. determines C distrib.
C distrib. determines power
Optimum scaling for minimum power ?

[ J. Goes, J. Vital, J. Franca, T. CAS-II, Dec'98]
8. Architecture Design - scaling down the pipeline
Design strategy
For Low-Resolution ADCs (< 10 bits):
usually not limited by KT/C noise
use the lowest resolution per stage
For High-Resolution ADCs (> 10 bits):
use large resolution in the front-end stages (e.g.: 4 or 5 bits)
use the lowest resolution per stage in the backend

9. High-Speed Design Example - ADC 10-bit 32MS/s
Resolution 10 bits
Sampling rate 32 MS/s
Technology 0.35 um CMOS TMDP
Supply voltage 3.0 - 3.6 V
Differential Input range 2 Vppd
Selected Architecture: 1.5+1.5+1.5+1.5+1.5+1.5+1.5+1.5+2
Power Breakdown (non-optimum scaling):

S/H 30.0 x1 = 30.0 mW
Stage 1 26.5 x1 = 26.5 mW
Stage 2 22.5 x1 = 22.5 mW
Stage 3 19.5 x1 = 19.5 mw
Stage 4,5 10.0 x2 = 20.0 mW
Stage 6-8 8.5 x3 = 25.5 mW
Last Stage 3.0 x1 = 3.0 mW
Phase Generator 8.0 x1 = 8.0 mW
Vref Buffer 63.0 x1 = 63.0 mW
Total 218.0 mW
9. High-Speed Design Example - Layout
Core Cell: 2.20 mm x 0.95 mm (2.09 mm2)
Clk Gen digital error correction logic last flash
Vref S/H 8 stages Iref

9. High-Speed Design Example - Measurements

9. High-Speed Design Example - Measurements
Pipeline CMOS ADCs - Platforms for High-Speed Embedded Data Conversion

10. High-resolution Design Example - ADC 14b 5 MS/s
Specs:14 bit @ 5 MS/s @ 5V, 0.6 um CMOS double-poly
Selected Architecture: 4+4+1.5+1.5+1.5+1.5+1.5+1.5+2
Vref Vref
REF
DAC
In
S/H MDAC MDAC Backend
Cal DAC Cal DAC
1.5 b/stage
FLASH RAM FLASH RAM pipeline ADC
4b 4b 8b
SAR SAR
Clk
14b Out
Digital Error Correction Logic
Self-calibration principle: match the linearity of the MDACs to the

linearity of an analog integrator (REF-DAC) [J. Goes, J. Vital, J. Franca, CICC'96]
10. High Resolution Design Example - calibration
Analogue Self-Calibration Principles [J. Goes, J. Vital, J. Franca, CICC'96]
♦ Use auxiliary capacitor array DAC

♦ Calibrate linearity and gain with the same hardware
♦ Use linear pulse counting DAC (integrator) as a reference
4-bit stage implementation
Vref Vref Vref (-V ref )

cal
Pulse HAC
Ref-DAC Cal-DAC
cal Vo
Vin
S/H 4-bit MDAC
Vref
4-bit flash
quantizer RAM SAR
b4… b1

Errors to be corrected
1
CN C2 C1 C' C"
-
Vo
... +
1 2 ... 1 2 1 2 1 2 1 2
V in
...
V ref +
Vref -
bN ... b2 b1
1  
N N
v RA =  in
v (C ' + ∑ i - ref ∑ i i 
C ) V C . b
C ' +C "  i =1 i =1 
Coefficient controlling the gain Term responsible for nonlinearities

Gain error calibration

V in
Calibrating DAC
V ref +
CN ... C2 C1 C' Cg.cal1 Cg.cal0 C"
-
... +
V in
t
-V in Vref -
Vref - + 2LSB Calibrating DAC

Vref -
-
Vo
... +
... Vref - V ref +

V ref +
Vref -
bN ... b2 b1
0 0 0
2 - +2  
N N
v 0 = - V ref + V ref ∑ C i + C ' +C g .cal 1 - C g .cal 0  + V ref

C ' +C ''  i =1 
find gain calibrating code
through successive
approximations

Nonlinearity calibration Gain-calibrating code applied

V in Calibrating DAC
V ref +
-
... +
V in
t -V in Vref -
Vref - + k.LSB Calibrating DAC

Vref -
CN ... C2 C1 C' Cd.cal1 Cd.cal0 C"
-
Vo
... +
... V ref + Vref -

V ref +
Vref -
...
already determined bN b2 b1
in previous step Code k applied
-1  N  find k th. calibrating

vo = V ref (1 - k ×2
C ' +C " 
- N +1
)∑
 i =1
C i + C ' +C g .cal 1 - C g .cal 0 

code through
successive
approximations
N 
+V ref ∑ C i bi + C " +C d .cal 1 - C d .cal 0  - V ref
 i =1 
Conversion Mode
Gain-calibrating code applied
Calibrating DAC
-
... +
V in
-V in
kth.-nonlinearity-calibrating code applied
Calibrating DAC
CN ... C2 C1 C' C d.cal1 Cd.cal0 C"
-
Vo
... +
... V ref + Vref -

V ref +
Vref -
bN ... b2 b1
Code k applied
∑N  ∑N 
v in  C i + C ' +C g .cal 1 - C g .cal 0  - V ref  C i bi + Cd .cal 1 - C d .cal 0 
i =1 i =1
vo =
C ' +C "
10. High Resolution Design Example - circuit
High-Precision Pulse-Counting DAC

[K. Nagaraj, J. Vlach, T. R. Viswanathan,
R K. Singhal, IEE Elect. Letters, Oct. 1986]
Rn 16C Rn
R' R
1 2
A C 16C
-V ref
+V ref - + +V o
B 2
-V ref + - -V o
+V ref
C 16C
16C
♦ A low gain-sensitivity scheme was

used to achieve high linearity;
♦ C must be large due to thermal noise (C=4 pF);

10. High Resolution Design Example - circuit
12-bit calibrating DAC

Cd1 Cd2
C1' C2' C3' C4' C1' C2' C3' C4' C1' C2' C3' C4'
+Vin virtual
ground
+Vref
-Vin
-Vref b1' b2' b3' b4' b5' b6' b7' b8' b9' b10' b11' b12'
C1'=20fF, C2'=35.2fF, C3'=66.2fF, C4'=124.4fF, Cd1=30fF, Cd2=20fF
+0.3
+0.2
+0.1
normalised
weight 0
(LSB @ 4-bit) 4095
-0.1
calibrating code
-0.2
-0.3 Simulated results

10. High Resolution Design Example - IC
Active Area:
10 mm2
Power budget:
ADC: 135 mW
(not scaled)
Buffers: 40 mW
[J. Goes, J. Vital,et. al, ESSCIRC 2000]

10. High Resolution Design Example - measurements
Measured Results: DNL and INL
DNL: +/- 0.7 LSB
INL: +/- 2 LSB

10. High Resolution Design Example - measurements
Measured Results: FFT analysis
SFDR = 80dB
ENOB = 12.5

11. Conclusions and Learned Lessons
♦ Pipelining is adequate for high speed ADC implementation

♦ Design techniques and pratical examples were discussed
♦ Self-calibration is adequate for linearity enhancement

♦ Linearity ultimately limited by S/H (especially at high-freq.)
♦ Analog vs. Digital self-calibration was discussed
♦ Do not under-estimate effort for controller development!

♦ Full Top-level simulation Essential! (analog and digital loops)
♦ Future... pipelining can be combined with many other techniques

(e.g.: oversampled : 16 b @ 2.5 MS/s from Analog Devices)

Convertidores D/A de Nyquist
Antonio J. Torralba Silgado

Convertidores con resistencias
Vref Bin = b 1 2-1 + b 2 2-2 + b 3 2-3 CON DECODIFIC. EN ÁRBOL
R b3 b2 b1
Vout • Pueden usarse puertas de

b3
R
Buffer transmisión CMOS
b3 b2
• Estructuralmente monotóno
R
• Precisión dada por el
apareamiento de las
2N resistencias
b3
R
resistencias (típico 10-12 bits)
R b3 b2 b1
• Limitación en velocidad debida
al array de interruptores,
b3
R
excepto en D/A multplicadores,
b3 b2
en cuyo caso Vref es otra señal
R
de entrada y el retraso a través
R
b3 del array de resistencias domina
Hamadé 1978 τ ≈ RC (n2 / 2)
Vref Bin = b 1 2-1 + b 2 2-2 + b 3 2-3
R 111
R 110 CON DECODIFIC. DIGITAL
R 101 • Mayor velocidad, si el

Decodificador 3 a 8
b1
decodificador digital es pipeline.
2N resistencias
R 100 • Más área

b2 • Mayor carga capacitiva del
R 011 único bus interno
b3
R 010
R 001
R 000
Vout
Buffer
Vref
Decodificador22N aresistencias 2N Resistencias de igual tamaño
Líneas de palabra
11 CON DECODIF. PLEGADO
4
b1 10 • Utiliza una decodificación

similar a las memorias
Líneas
• La carga capacitiva de
01
b2
de bit cada bus interno es
proporcional a 2 (2N)1/2
00
• Sin embargo, cuando una
línea de palabra es
seleccionada rodas las
Vout líneas de bit deben cambiar
Líneas de salida Buffer
de valor, no sólo la que está
11
10
01
00
Decodificador 2 a 4
conectada a la salida.
Abrial, 1988 b3 b4
SEGMENTADO
Vref
Buffer
R1
• 2 x 2N/2 resistencias, en
R
vez de las 2N resistencias de
R1
los casos anteriores.
Convertidor de código
R b4
2N/2 resistencias
R1 • Estructuralmente
Convertidor de código
b1
2N/2 resistencias
R
R1 b5 monótono (si los buffer
R b2
R1
tienen offset independientes
b6
R
de la señal)
b3 R1
• Los op-ams de los buffers
R
R1 b3 deben ser rápidos y de bajo
R
R1
ruido.
R
Vout • El segundo conjunto de
Buffer
resistencias tienen criterios
Buffer
de apareamiento muy
Holloway, 1984 relajados
CON PESOS BINARIOS
• Populares en BiCMOS, donde los interruptores son pares diferenciales.
• Tanto las resistencias como las corrientes extremas tienes ratios del orden de
2N. Los interruptores deben estar escalados en la misma proporción.
• No tiene la monotonicidad garantizada.
• Es proclive a generar “glitches”.
RF
b1 b2 b3 b4
Vout
2R 4R 8R 16R
-Vref
REDUCIENDO EL MÁXIMO RATIO ENTRE RESISTENCIAS
• Al introducir una resistencia en serie se reduce el ratio máximo entre

resistencias.
• Sin embargo, las corrientes extremas siguen teniendo la misma relación, y los
interrupores deben estar convenientemente escalados.
RF
b1 b2 b3 b4
Vout
2R 4R 2R 4R 4R
3R
VA = 1/4 ( -V ref )
R
-Vref
ESCALERA R-2R
• El caso límite se alcanza cuando la relación máxima entre resistencias es 2..
R 2R R 2R R 2R R 2R
Vref R R R 2R
2R 2R 2R 2R
Vref Vref Vref Vref

2 1R 2 2R 2 3R 2 4R
ESCALERA R-2R
• Sin embargo, las corrientes extremas siguen teniendo la misma relación, y los
interrupores deben estar convenientemente escalados.
2N resistencias RF
b1 b2 b3 b4
Vout
2R 2R 2R 2R
-Vref
R R R 2R
ESCALERA R-2R CON CORRIENTES IGUALES
• Sin embargo, ahora los nodos internos del array R-2R tienen variaciones de
tensión apreciables, lo que hace a este circuito ser normalmente más lento que
el anterior.
2R 2R 2R 2R
RF
R R R
b4 b3 b2 b1 Vout
I I I I
-VSS
Convertidores Capacitivos
BANCO DE CAPACIDADES BINARIAS
• Ventajas: como los circuitos SC, son insensibles al offset del opamp, a su ganancia
finita y al ruido 1/f. Además, se puede conseguir un bit adicionald e signo intercambiando
ls fases (entre paréntesis en la figura).
• Inconvenientes: como los circuitos SC, problemas de inyección de carga y de clock
feedthrough.
• Los códigos digitales deberían cambiar sólo cuando el lado de entrada de las
capacidades está a tierra. Por tanto, el instante de la conmutación depende del bit de
signo.
• También hay convertidores C-2C.
16C φ
1
φ
2
Vout
8C 4C 2C C
φ 1a
b1 b2 b3 b4
Vref
C2
φ (φ )
1 2 φ 2a
φ 2 (φ1 )
Convertidores Modo Corriente
CON PESADO BINARIO
• Se utilizan para convertidores de elevada velocidad, fundamentalmente en

comunicaciones.
RF
b1 b2 b3 b4
Vout
I I/2 I/4 I/8
-VSS
Convertidores Termométricos
CON RESISTENCIAS
• Evitan los problemas de glitches típicos de los converidores anteriormente vistos.
• A similar implemenatción, mejora el error de linealidad diferencial y tienen
monotonicidad asegurada.
• A pesar de lo que parece a primera vista, no incrementa el área respecto de un
convertidor con pesado binario.
• También es posible con capacidades
b1 b2 b3
Convertidor de código binario

a código termométrico
d1 d2 d3 d4 d5 d6 d7
RF
d1 d2 d3 d4 d5 d6 d7
Vout
R R R R R R R
-Vref
EN MODO CORRIENTE
• Similar al caso de resistencias, se mejora el error DNL, es estructuralmente monótono

y se evitan los “glitches”.
• En el caso de la figura, la corriente se entrega directamente a una resistencia de carga
para evitarnos el buffer y hacer el circuito más rápido.
•Las fuentes de corriente son normalmente cascodos, incluso supercascodos en algunas
aplicaciones.
Vout
d1 d2 d2N
I I I
Miki, 1986; Chi, -VSS

1986, Letham, 1987
Decodificador de • Puede aprovecharse uno de los
M1 M2
columna transistores del interruptor como
di cascodo. Además no es necesario
Decodificador de fila
generar la entrada invertida ni
di
Array de fuentes
de corriente
preocuparnos de la forma de onda
Vcasc M3 unitarias relativa de los relojes [Colles, 88].
• Apareamento dinámico. Reduce
Vbias M4
la SFDR, a costa de una
disminución de la SNR
[Schouwenaars, 88]
IMPLEMENTACIONES Vref
M3 M4
• Layout muy preciso M1 M2

• Uso de decodificadores de
Vcasc d1 Vcasc d2 Vcasc
fila y columna
Vout
Rref 50 Ω
Apareamiento conformado
• Puede conformarse el ruido del DAC de manera que:
• se mejore la distorsión a costa de un aumento de ruido de fondo
(técnicas de promediado)
• se concentre el ruido en alta frecuencia (conformación sigma-delta)
Output
Iunit Iunit Iunit
x1(n) x2(n) xk(n)

Digital Encoder
input_vector x(n)
Apareamiento conformado
k xk-1,2r-1 (n)
1/2
xk,r (n) k+1 k xk-1,2r (n)
1/2
-1
sk,r (n)
Sk,r
1 x1(n) y1(n)
1-bit DAC
2
S1,1 1 x (n) y2(n)
2 1-bit DAC
S2,1 2 1 x1(n) y3(n)
1-bit DAC
3
S1,2 1 x (n) y4(n)
2 1-bit DAC
4 y(n)
S3,1 3 1 x1(n) y5(n)
x(n) 1-bit DAC
S1,3 LSB of x k,r(n)
2 1 x (n) y6(n)
2 1-bit DAC
sk,r(n)
S2,2 2
1
1 x1(n) y7(n) 1 - z -1
1-bit DAC
S1,4 1 x (n) y8(n)
2 1-bit DAC -1
z-1
Layer 1 Layer 2 Layer 3
Conformador en árbol (I.Galton, TCASII’97)

Adc Digitales

Cargado por

Información del documento

Descripción original:

Derechos de autor

Formatos disponibles

Compartir este documento

Compartir o incrustar documentos

Opciones para compartir

¿Le pareció útil este documento?

¿Este contenido es inapropiado?

Copyright:

Formatos disponibles

Adc Digitales

Cargado por

Copyright:

Formatos disponibles

Convertidores A/D de

Nyquist (I). Básicos

Convertidores de Nyquist (I) 1 of 26

Frec uenc ia (Hz)

Convertidores de Nyquist (I) 4 of 26

De doble rampa [Aasnaes’68]

• Cuando cierra S3, vin(t) se muestrea y retiene en el opamp de entrada.

• Al comienzo SR pone a cero el condensador Cf ⇒ vx(0) = 0

Convertidores de Nyquist (I) 9 of 26

• Algoritmo mejorado (siempre se Inicio

compara con cero. Salida: Sin Signo

-1/8 vin -Vref/2 < vin < Vref/2

100 010 011 011 Fin

Convertidores de Nyquist (I) 10 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

• Todas las capacidades se cargan a vin(kT) y

Convertidores de Nyquist (I) 11 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

• Todas las capacidades se conectan a tierra ⇒ vx = -vin (kT)

Convertidores de Nyquist (I) 12 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

vx = - vin (kT) + Vref / 2

• La capacidad más grande se conecta a Vref ⇒ vx = - vin (kT) + Vref / 2

ADC de Aprox. Sucesivas por Redistribución de Cargas.

Convertidores de Nyquist (I) 14 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

vx = - 1/2 ( vin + Vref / 4 )

Convertidores de Nyquist (I) 15 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

vx = - 1/2 (vin - Vref / 4 )

Convertidores de Nyquist (I) 16 of 26

ADC de Aprox. Sucesivas por Redistribución de Cargas.

vx = - 1/2 (vin - Vref / 4 ) S2

Convertidores de Nyquist (I) 17 of 26

ADC de Aprox. Sucesivas por Red. de Cargas.

Convertidores de Nyquist (I) 18 of 26

ADC de Aprox. Sucesivas empleando un Híbrido

Convertidores de Nyquist (I) 20 of 26

Salida sin signo

multiplicado por 2 en cada ciclo. SI

• McCharles’79, Li’84, Shih’86, Onodera’88. Fin

• Principal inconveniente: un amplificador x 2

Convertidores de Nyquist (I) 21 of 26

A) Muestrea residuo en C1 y offset en C2 B) Transfiere carga de C1 a C2

C) Vuelve a muestrear C1 y mantén residuo D) Transfiere carga de C2 a

A) Muestrea residuo en C1 y offset en C2 B) Transfiere carga de C1 a C2

C) Vuelve a muestrear C1 y mantén D) Transfiere carga de C2 a

Convertidor Cíclico con código RDS. (Ginelti’91)

bA bB b Acción • Usan código redundante RDS como

Convertidores de Nyquist (I) 24 of 26

Convertidores de Nyquist (I) 25 of 26

Convertidores de Nyquist (I) 26 of 26

Convertidores de Nyquist (II) 1 of 20

Convertidores de Nyquist (II) 2 of 20

Comparadores para Convertidores Flash

CLK CLK MOS [Dingwall’79]

• Como ya sabemos, poniendo en cascada varias etapas de comparación se reduce el error

Convertidores de Nyquist (II) 3 of 20

• Diferencial, con autocero, doble preamplificación y cerrojo, para VDD = 5V.

Diseño de Convertidores Flash

Convertidores de Nyquist (II) 5 of 20

Diseño de Convertidores Flash

Convertidores de Nyquist (II) 6 of 20