Apuntes - MEI - 4-1-Placa Base - Chipset - v7-4 - PW

MANTENIMIENTO
DE
EQUIPOS INFORMÁTICOS
Ignacio Moreno Velasco

UNIVERSIDAD DE BURGOS
Versión 7.4. Octubre 2019
4.- LA PLACA BASE DEL PC.

Ignacio Moreno Velasco Apuntes Mantenimiento de Equipos Informáticos
Tabla de contenido
4.1.- INTRODUCCIÓN 3
4.2.- CHIPSET 5
4.2.1.- Buses: 6
4.2.1.1.- Interfaz de bus 6
4.2.2.- Puente Norte 7
4.2.2.1.- Bus del sistema 7
Front Side Bus (FSB). Intel® ............................................................................................................................. 7
QuickPath Interconnect (QPI)Intel®: ................................................................................................................ 9
DMI (Direct Media Interface) ........................................................................................................................ 10
Bus del sistema de AMD: Hypertransport .................................................................................................... 11
4.2.3.- Puente Sur 13
4.2.3.1.- Bus de enlace 13
Ejemplo: Intel Direct Media Interface (DMI) ................................................................................................ 13
Ejemplo: Bus Hypertransport ........................................................................................................................ 14
4.2.4.- Evolución del chipset 17
4.2.4.1.- Pentium II-III, K6-Athlon 17
Bus del sistema (host bus) ........................................................................................................................... 17
Bus de enlace ................................................................................................................................................ 17
4.2.4.2.- Pentium 4-Athlon XP 19
Ejemplo: Chipset VIA Apollo P4X333............................................................................................................ 19
Ejemplo: Chipset 82875P. ............................................................................................................................ 20
4.2.4.3.- Arquitectura PCI Express 21
Intel ................................................................................................................................................................ 21
AMD, nVIDIA ................................................................................................................................................... 22
4.2.5.- Ejemplos 23
4.2.5.1.- Sistemas de sobremesa 23
Intel Serie 6 ................................................................................................................................................... 24
4.2.5.2.- Estaciones de trabajo y servidores 25
Intel C600 para procesadores Xeon E5 ....................................................................................................... 25
AMD Chipset para procesadores Opteron ................................................................................................... 25
Tema 4: Placa base del PC versión 7.4 2/25

4.1.- INTRODUCCIÓN
Es una placa de circuito impreso (PCB: Printed Circuit Board) que soporta y conecta físicamente los elementos
fundamentales de un ordenador: Microprocesador, memoria, chipset, tarjetas de periféricos, conectores, así
como otros componentes electrónicos (condensadores, bobinas, etc.).
En la imagen podemos observar una placa base para Intel® Core i7 del fabricante MSI:
Figura 1: Imagen de placa base MSI Z68A‐GD80.  www.msi.com

La siguiente figura muestra un ejemplo de esquema funcional de una placa base actual:
Microprocesador
PCIe Controla
CPU0
Interfaz de BUS dor de BUS DE MEMORIA RAM
CPU1 memoria
BUS DEL SISTEMA
BUS Puente sur Interfaz Ranura PCI-e

Externo Ranura PCI-e
S-ATA Ranura PCI-e
Disco
duro
Interfaz
SATA
PCIe Test
DVD SWITCH
Load
On
Line
On
Bat tery
Smart Replace
Boost B attery Battery
Periféricos
Interfaz
Interfaz
USB
BIOS SPI
Teclado
BUS Interfaz
SPI PCI Ratón
Bus externo USB
Bus expansión
BUS PCI
Ranura
Tarjeta
Bus serie punto a punto Heredada
Bus paralelo compartido
Figura 2: Diagrama de bloques funcional de una placa base genérica.  Ignacio Moreno Velasco

4.2.- CHIPSET
Tras el microprocesador, el chipset es el conjunto de circuitos integrados más importante de la placa base.
Asume las funciones más importantes del sistema que no se hallen integradas en el microprocesador. Así,
dependiendo del microprocesador para el que esté diseñado, puede estar formado por uno o dos circuitos
integrados, que gestionarán la comunicación del micro con:
 La memoria: Tanto la RAM (controlador de memoria) como el BIOS-ROM.
 Los buses de expansión: PCI, PCI-Express.
 Los buses periféricos: USB, Serial ATA, SPI, etc.
 El bus gráfico: PCI-Express, AGP.
También es habitual que incluya periféricos como el reloj de tiempo real o la memoria CMOS-RAM.
Esta dependencia del micro hace que un chipset solo sirva para una familia de micros, aunque puede haber
varios chipsets compatibles con un mismo micro. El chipset determinará en gran medida las prestaciones de la
placa base según las funciones que asuma. Por ejemplo:
 Soporte multiprocesador.
 Si asume el control de la RAM: el tipo (DDR-2, DDR-3), la cantidad, soporte de parity-checking, ECC…
 Soporte PCI (versión 2.1 ó 2.3, 32 ó 64 bits), versión de PCI-Express 2.0, 3.0, 4.0, …
 Cantidad y versión de buses USB, Serial ATA.
Cada chipset requiere de una versión específica del BIOS, pues las rutinas BIOS se encargan de la
configuración del chipset, lo que requiere procesos de R/W en los registros de configuración. Además, las
rutinas BIOS permiten el acceso al hardware conectado (mediante, p.ej., interrupciones hardware).
Este chipset consta de dos

circuitos integrados. El
puente norte (IOH) ya no
incluye el controlador de
memoria. Actualmente, la
integración en el mismo die
que la CPU de otros
elementos como el
procesador de gráficos
(GPU) e incluso de puertos
PCI-Express ha provocado la
aparición de chipsets con un
único circuito integrado que
realiza el resto de funciones
que no asume el
microprocesador. (Véase
Figura 2)
 Intel®
Figura 3: Diagrama de bloques de un sistema basado en el chipset Intel X58

4.2.1.- BUSES:
Los buses habituales de una placa base son actualmente:

 Bus externo del micro o Bus del sistema (Host Bus)
 Bus de memoria.
 Bus del sistema gráfico (Antes AGP, actualmente PCI Express).
 Buses de expansión: (Antes PCI, actualmente PCI Express).
 Buses externos: USB, ATA, Serial ATA, eSATA, …
 Bus de gestión del sistema SMBus (System Management Bus).
 Bus SPI (Serial Peripheral Interface) con el usualmente se conecta el BIOS-ROM.
El término “ancho de banda” (BW = BandWidth) se usa para referirse a la cantidad teórica de datos que
puede transportar el bus por unidad de tiempo. Sin embargo, el ancho de banda es un parámetro que
debe expresarse en hercios (Hz) y por lo tanto debe referirse, en todo caso, a un rango de frecuencias.
4.2.1.1.- Interfaz de bus
Cuando en un sistema conviven varios buses, se necesitan circuitos integrados que permitan la comunicación
entre ellos. El propio bus PCI necesita una interfaz (también llamado controlador PCI) para poder conectarse al
micro a través del Bus del sistema.
Dispositivo 1 BUS DE
BUS EXPANSIÓN
EXTERNO Interfaz
Dispositivo n
Figura 4: Ejemplo de Interfaz hardware entre dos buses.
La interfaz de bus, también conocida como “controladora”, puede adoptar diversas formas:
 Tarjeta insertada en algún bus de expansión.
 Circuito integrado sobre la placa base.
 Hallarse integrado en alguno de los circuitos del chipset.
 Propuesto 4.1: Proponer un ejemplo real, asignando nombres propios al diagrama de bloques de la Figura 4.
Figura 5: Elementos básicos de una interfaz

hardware.
 Registro de datos: Almacen temporal (bufer)
de los datos que llegan o van a la CPU.
 Registro de control: Aquí se escribe la
configuración de funcionamiento.
 Registro de estado: De aquí puede leerse el
estado de la transmisión y de la interfaz.
 Lógica de E/S: donde se realiza la conversión
de los datos a nivel lógico y físico. P. ej. De
paralelo a serie.

4.2.2.- PUENTE NORTE
Figura 6: Detalle de puente norte dentro un chipset.  Ignacio Moreno Velasco
Es el circuito integrado que comunica al micro con las partes del sistema que no se hallen integradas en el propio
micro, haciendo además de puente entre el bus externo del micro (bus del sistema) y el puente sur (bus de
enlace). Dependiendo del microprocesador con el que se comunique, puede contener o no:
 Controlador de memoria (bus de memoria).
 Interfaz con el sistema gráfico (bus gráfico).
 Unidad de Procesamiento Gráfico (GPU)
4.2.2.1.- Bus del sistema
Actualmente, dentro de las arquitecturas x86, el bus del sistema se implementa mediante dos tecnologías
distintas según se trate de microprocesadores Intel, que usan el bus QPI, o AMD que usan HyperTransport.
Front Side Bus (FSB). Intel®
Es el bus que usaron los micros Intel desde finales de los años 90 hasta la arquitectura Core. Se trata de un bus
paralelo, bidireccional, compartido, de 64 bits de datos cuyas últimas versiones transmiten 4 datos por ciclo de
reloj (quad pumped) aunque el bus de direcciones solo es capaz de leer/escribir dos direcciones por ciclo. La
frecuencia de reloj de este bus ha ido aumentando con las versiones.
Figura 7: Como puede apreciarse, el FSB es un bus bidireccional y compartido, lo que aumenta la latencia en sistemas
multiprocesador. Las soluciones que se adoptaron fueron aumentar la frecuencia de reloj (de ahí las diferencias de velocidad
entre ambas figuras) y dotar al chipset de más buses FSB: dos (fig. dcha) y hasta 4 buses en las últimas versiones.
 Introduction to the Intel® QuickPath Interconnect. (Intel®)

Si consideramos las últimas versiones, que funcionaron con fCLK = 400 MHz, la velocidad de transferencia
máxima teórica será:
6 ciclos Transacciones Bytes MB GB

Vtransf .  400  10 4 8  12800  12,8
s ciclo Transacción s s
Por tratarse de un bus paralelo y compartido, esta velocidad se refiere a un único sentido de la
comunicación, transmisión o recepción, pues no puede realizarse comunicación full-duplex.
La siguiente tabla muestra distintas versiones de bus de sistema usados por Intel:
Bus del sistema Pentium PII-PIII PIV- Core – Core 2
Frecuencia (MHz) 66 100/133 100/133/200/267/333/400
Transac. por ciclo 1 1 4
Frecuencia efectiva (MT/s) 66 100/133 400/533/800/1067/¿?/¿?
Bus de datos 64 bits 64 bits 64 bits
MB/s máximo 503,5 763/1015 ¿?
Tabla 1: Principales parámetros de buses del sistema paralelo de Intel.  Ignacio Moreno Velasco
 Propuesto 4.2: En la tabla anterior, hallar las velocidades marcadas con ¿?
La velocidad sostenida siempre será más baja que la máxima debido a la latencia que introduce el
protocolo de transferencia de datos: fase de direccionamiento, estados de espera, control de errores, etc
Tabla 2: Buses de expansión paralelo de topología compartida.

Anchura Frec. Reloj Datos por Vel. Transf.
Bus
(bits) (MHz) ciclo (MiBytes/s)
PCI 32 33 1 126
64-bit PCI 2.1 64 66 1 504
AGP 32 66 1 252
AGP (x2 mode) 32 66 2 504
AGP (x4 mode) 32 66 4 1007

Nota: 1 MiByte = 1.024 Kibytes = 1.048.576 bytes. ≠ 1.000.000 bytes = 1 MB.  Ignacio Moreno Velasco
 Propuesto 4.3: comprobar las cifras de la tabla anterior.

QuickPath Interconnect (QPI)Intel®:
Con la llegada de la arquitectura Nehalem

(Core i7) se rediseñó por completo el bus del
sistema. Las dificultades que presentaba
seguir escalando la frecuencia del FSB se
salvaron rediseñando por completo el bus
del sistema.
Se trata de un bus punto a punto
unidireccional frente a la topología
compartida bidireccional del FSB. Aunque no
se trata de un bus paralelo como lo era el
FSB, tampoco puede decirse que es un bus
serie al uso: En este bus punto a punto los
datos se trocean y envían simultáneamente a
través de varias vías (lanes) en varias
transferencias. Otra característica relevante
de este bus es su baja latencia.
Figura 8: Sistema multiprocesador con arquitectura de conexión QPI. En este
caso, cada procesador consta de 4 conexiones QPI.  Introduction to the
Intel® QuickPath Interconnect. (Intel®)
Tabla 3: Comparación entre los principales parámetros de FSB y QPI.  Ignacio Moreno Velasco
Front Side Bus QPI
Año 2007 2008
Frec. Reloj 400 MHz 3,2 GHz
Nº de datos por ciclo de reloj 4 2
Vel. efectiva (GT/s) 1,6 6,4
Anchura bus (bits) 64 20
Anchura dato (bits) 64 (8 Bytes) 16 (2 Bytes)
Vel. Máx. teórica (GB/s) en un único sentido. 12,8 12,8
Vel. Máx. teórica (GB/s) ambos sentidos. 12,8 (compartido, no es posible ) 25,6 (full-duplex)
Figura 9: Diagrama
de bloques de
procesador con
Intel® QuickPath
Interconnects.
 Modificada de An
Introduction to the
Intel® QuickPath
Interconnect (Intel®)

Figura 10: Diagrama de la capa física de QPI.  An Introduction to the Intel® QuickPath Interconnect (Intel®)
Podemos observar que 1 Conexión  2 enlaces  40 vías (+2 de reloj)  80 hilos (+4 de reloj)
Como se refleja en la Figura 10:

 La transmisión eléctrica se realiza de forma diferencial, de ahí las señales agrupadas por pares.
 Cada conexión está formada por 2 enlaces punto a punto, uno para cada sentido de transmisión.
 Cada enlace está formado por 20 pares de conductores que transmiten 20 bits y por otro par de
conductores para su señal de reloj (21 pares).
 De los 20 bits transmitidos solo 16 son de datos, los otros 4 permiten la correción de errores en la
transmisión.
 Ambos enlaces transmiten de forma simultánea (i.e. full-duplex) cosa que el FSB, por ser compartido, no
podía hacer.
 Los 21 pares de conductores de cada enlace se materializan en un total de 84 pistas en el PCB de la
placa base.
DMI (Direct Media Interface)
En la imagen puede verse la evolución de los chipsets de Intel®. Como consecuencia de la fusión del puente
norte y sur en un solo circuito integrado:
 El bus DMI (topología de bus serie punto a punto), que antes se usaba para enlazar el puente norte y el
sur, pasa a sustituir al bus del sistema FSB (topología de bus paralelo/compartido).
 El controlador de memoria se integra en el microprocesador.
 GPU se integra en el microprocesador, por lo que se añade un bus FDI (Flexible Display Interface: Bus que
permite comunicación de la GPU integrada en el micro con el chipset donde están los conectores para los
monitores)

Bus del sistema de AMD: Hypertransport
Figura 11: Ejemplo de

comunicación mediante
el bus Hypertransport
CPU-Puente norte.
Chipset K8T800 de VIA
Technologies, Inc.
La frecuencia que consta
en la figura es
“frecuencia efectiva” y
debería estar expresada
en MT/s, pues en este
bus se transfieren 2
datos por ciclo de reloj.
 www.via.com.tw
HyperTransport (formalmente LTD: Lightning Data Transport) es un bus de alta velocidad de transferencia
registrado por HyperTransport Technology Consortium para la interconexión de circuitos integrados. Está pensado
para la conexión entre chips de alta velocidad como procesador y chipset ó conexión entre procesadores en
sistemas multiprocesador. Es utilizado, por ejemplo, por toda la familia de procesadores AMD.
 Punto a punto. (i.e. conecta 2 dispositivos).

 1 enlace = 2 subenlaces de lineas unidireccionales.
Simultáneas (i.e. Full-duplex).
 Los dispositivos pueden disponer de varios enlaces.
 DDR: Dos datos por cada ciclo de reloj.
 Funcionamiento basado en paquetes.
Figura 12: 1 enlace Hypertransport. Command,
Addresses, and Data (CAD). CTL = Control.
La conexión básica consta de una línea de ida y otra de vuelta en modo concurrente (i.e. full duplex).
Ventajas:
 Baja latencia, alta velocidad
 Diseño simple que permite flexibilidad en el número de conexiones.
 Escalabilidad:
 Frecuencia de reloj ajustable (200, 300, 400, 500, 600, 800, … MHz) con 2 datos por ciclo.
 Puede ampliarse la anchura del bus añadiendo más enlaces punto a punto (2, 4, 8, 16 y 32 bits).
Tabla 4: velocidad de transmisión unidireccional del Bus HyperTransport: (2 datos por ciclo de reloj)
Frec. efectiva, Ancho del bus de datos en bits (número de patillas)
Versión Frec. reloj MT/s
2 (24) 4 (34) 8 (55) 16 (103) 32 (197)
HT1.x 800 MHz 1,6 GT/s 400 MB/s 800MB/s 1,6 GB/s 3,2 GB/s 6,4 GB/s
HT2.0 1,4 GHz 2,8 GT/s 700 MB/s 1,4 GB/s 2,8 GB/s 5,6 GB/s 11,2 GB/s
HT3.0 2,6 GHz 5,2 GT/s 1,3 GB/s 2,6 GB/s 5,2 GB/s 10,4 GB/s 20,8 GB/s
HT3.1 3,2 GHz 6,4 GT/s 1,6 GB/s 3,2 GB/s 6,4 GB/s 12,8 GB/s 25,6 GB/s

 Ignacio Moreno Velasco
Ejemplo: Señales de un enlace de 16 bits Hypertransport 3.0

Figura 13: Bus Hypertransport de 16 bits. Observar que por cada 8 bits es necesaria otra señal de reloj
 www.hypertransport.org

Según la figura: 2’6 · 109 ciclos/s x 2 datos/ciclo x 16 bits/dato = 83’2 Gb/s = 10’4 GB/s cada subenlace  20’8
GB/s cada enlace (upstream + downstream).

4.2.3.- PUENTE SUR
Antes conocido como South bridge, con el cambio de arquitectura, Intel® lo llamó ICH (I/O Controller Hub).
Su misión básicamente se ciñe a la comunicación de la CPU con los periféricos a través de los buses de
expansión, puertos, etc. para lo cual contiene:
 Interfaz con el puente norte (bus de enlace).
 Interfaz con los buses de expansión: PCI, PCI-Express.
 Interfaces integradas: controladora USB (Interfaz USB), Controladora SATA (discos duros y unidades
ópticas), etc.
 Dispositivos estándar heredados (controlador DMA, controladores de interrupción 82C59, RTC y memoria
CMOS, ...)
Test
On On Smart Replace
Loa d Line Batte ry Boo st Battery Batt ery
BUS PCI
Figura 14: Detalle de un puente sur genérico.  Ignacio Moreno Velasco
La tendencia actual es agrupar cada vez más funciones dentro del chipset. Muchos de los circuitos integrados
originales del XT y AT, como el controlador de interrupciones 8259 (PIC: Programmable Interrupt Controller), el
controlador DMA (Direct Memory Access: 8237), el reloj de tiempo real RTC (Real Time Clock), etc.… se
encuentran integrados en el puente sur del chipset.
4.2.3.1.- Bus de enlace
Denominamos así al bus que enlaza el puente norte y el sur.
Ejemplo: Intel Direct Media Interface (DMI)
Direct Media Interface (DMI) es el bus de conexión entre puente norte (MCH) y puente sur (ICH) de Intel:
 Es una versión de PCI Express x4 (~2 GB/s) modificada a nivel eléctrico.
 El tráfico es concurrente mediante dos canales virtuales (VC0 y VC1) con arbitraje fijo (VC1 prioritario), lo
que permite transferencias isócronas (duración determinada y constante).

Algunas características relevantes son:

 Conexión punto a punto unidireccional de 1 GB/s (velocidad agregada de 2 GB/s).
 Señal de reloj de 100 MHz (compartida con el bus PCI Express para gráficos).
 Direccionamiento hacia el puente sur de 32 bits (downstream addressing).
Figura 15: Ejemplo de

puente sur (ICH6RW)
de Intel con sus
posibles conexiones.
 www.intel.com
 Propuesto 4.4: En la figura anterior, comprobar si la capacidad del bus de enlace es suficiente para soportar todos
los periféricos que pueden conectarse. Tener en cuenta que las velocidades expresadas en los buses serie se refieren
al máximo teórico de un único elemento de los 4 ó 8 que pueden conectarse. El bus PCI por ser paralelo es
compartido.
Ejemplo: Bus Hypertransport
Topología HyperTransport: Daisy-Chain
Figura 16: La topología de un sistema

comunicado mediante HT es daisy chain. El
primer elemento de la cadena es el Host. Los
dispositivos con 2 puertos HT se denominan
Tunel. El sistema HT finaliza con un
dispositivo de un solo puerto. Los I/O
connectors permiten enlazar otras interfaces
al bus, como por ejemplo puentes PCI.

Ejemplo de dispositivo tunel (puertos A y B) con 2 conectores PCI-X.
Figura 17: Ejemplo

de comunicación
mediante el bus
Hypertransport:
Dispositivo de
Interfaz AMD-8131
con dos puentes
PCI-X. En
terminología
propia, este tipo
de dispositivo se
denomina tunel.
Ejemplo de topología HyperTransport:

Figura 18: Un sistema de E/S HyperTransport se implementa
como un dispositivo o más encadenados (daisy chain). En uno
de los extremos de la cadena estará el puente al Host. Los
dispositivos pueden incluir dos enlaces o uno si solo están
previstos como final de la cadena:.
 A dual-link device that is not a bridge is called a tunnel.
 Single-link devices must always sit on the end of the
chain, so only one single-link device is possible in a chain.
Ejemplo: Diversos chipsets que utilizan Hypertransport y sus especificaciones
Manufacturer NVIDIA NVIDIA SiS VIA Technologies VIA Technologies

Northbridge nForce3 150 nForce3 250 Gb SiS 755 K8T800 K8T800 Pro
1309 Ball BGA 1309 Ball BGA 698 Ball BGA 578 Ball BGA 578 Ball BGA
0.15 µm 0.15 µm 0.22 µm 0.22 µm 0.22 µm
Southbridge integrated integrated SiS 964 VT8237 539 Ball BGA VT8237 539 Ball BGA
Interconnect StreamThru StreamThru MuTIOL 1 GB/s 8X V-Link 533 MB/s 8X V-MAP 533 MB/s
AGP 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x 3.0 / AGP 8x
Fixed AGP/ Yes yes yes no yes
PCI clock for
overclocking
System 8 Bit, 600 MHz 16 Bit, 800 MHz 16 Bit, 800 16 Bit, 800 MHz Up 16 Bit, 800 MHz & 1
Speed / Up; 16 Bit, 800 Up & Down MHz Up & & Down GHz Up & Down
Hyper MHz Down Down
Transport
AGP AGP 8x AGP 8x AGP 8x AGP 8x AGP 8x
Memory type DDR SDRAM DDR SDRAM DDR SDRAM DDR SDRAM DDR SDRAM
Memory DDR266/333/400 DDR266/333/400 DDR266/333/400 DDR266/333/400 DDR266/333/400
Max. Memory 4096 MB 4096 MB 4096 MB 4096 MB 4096 MB
PCI Slots 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3 6x 32 Bit PCI 2.3
2x PCI-X using VIA 2x PCI-X using VIA
VPX2 VPX2
Tabla 5.

 Propuesto 4.5: Figura 19. Configuración del bus Hypertransport en el BIOS-setup.
¿Cuál sería la velocidad de transferencia máxima y mínima configurable si el bus de datos puede configurarse con un
ancho (bus width) de 8 bits?
 Propuesto 4.6: Traducir el siguiente texto.

“Since the HyperTransport channel's clock speed increase from 800 MHz to 1 GHz is not all that much, don't expect great
changes the way of performance. As our benchmarks with the 1 GHz HyperTransport bus reveal, the results are
practically the same compared to what the 800 MHz bus offers. Therefore, Socket 939 motherboards won't peform
noticeably better. Indeed, as our benchmarks have shown, differences between 600 MHz, 800 MHz and 1000 MHz
HyperTransport clock speeds are barely measurable.
Figura 20: Prueba de rendimiento del bus HyperTransport.

However, we expect that the faster HyperTransport configuration will bring considerable advantages in multi-processor
systems, in which the HyperTransport design will link dual or quad-Opteron architectures.
Nonetheless, the K8T800 Pro is the better choice for overclocking experiments since the AGP and PCI buses, now
decoupled from the system, are able to run at either 33 MHz or 66 MHz.
In the end, VIA should keep an eye on NVIDIA. Until the new Southbridge VT8251 is launched, NVIDIA's nForce3 250
GB, which offers an integrated gigabit Ethernet controller, as well as an integrated hardware firewall, offers more
interesting features.
 “VIA's K8T800 Pro Bumps up HyperTransport Speed, But Lacks Punch”. Tom’s Hardware guide. May 5, 2004. Patrick Schmid, Bert Töpelt.

4.2.4.- EVOLUCIÓN DEL CHIPSET
4.2.4.1.- Pentium II-III, K6-Athlon
Figura 21: En la imagen
puede verse el puente sur
(Intel 82371AB) que no
deja de ser el quinto
dispositivo del bus PCI
primario junto a las 4
ranuras.
Se observa también el
puente PCI-ISA que
permite la existencia de
ranuras ISA.
Bus del sistema (host bus)
El puente norte enlaza con el microprocesador (host) mediante un bus de 100 MHz, con bus de datos de 64 bits y
32 bits de direcciones.
Bus de enlace
En los primeros chipsets para Pentium, el puente norte y el sur estaban enlazados mediante un bus PCI. De esta
forma, el puente sur no dejaba de ser otro dispositivo PCI, aunque especial, pues sirve de puente para poder
incluir más dispositivos.
Este puente sur, contiene un puente PCI-ISA para poder enlazar con las ranuras del bus de expansión ISA donde
insertar dispositivos antiguos como modems o tarjetas de sonido. Que el bus de enlace fuera PCI permitía
implementar sistemas cuyos puente norte y sur fueran de distintos fabricantes.
El aumento del tráfico debido a los, cada vez más rápidos, periféricos (HD, CD-ROM, interfaz de red, USB) acabó
por producir un embudo en la transferencia de datos hacia la CPU.

Figura 22: Interconexión típica de los principales componentes de un sistema basado en AMD K6 y en el AMD Duron (Figura 23).

4.2.4.2.- Pentium 4-Athlon XP
 Aparece el FSB de Intel como bus del sistema con el fin de evitar el cuello de embudo en la comunicación
con el microprocesador.
 Además, el bus de enlace también se encontraba saturado por la creciente demanda de datos de los
dispositivos periféricos conectados al puente sur. Se emplean buses propietarios como el HI (Hub
Interface) de Intel o el 8xV-Link de VIA Technologies (133 MHz, 4 datos por ciclo, 8 bits) que pueden
verse a continuación. Esto impide la posibilidad de utilizar puente norte y sur de distintos fabricantes.
Ejemplo: Chipset VIA Apollo P4X333.

Figura 24: Diagrama de bloques del
chipset VIA Apollo P4X333 para
Pentium 4. Entre otras cosas aporta:
 Soporte para memoria DDR 333
 AGP 8X.
 ATA/133.
 USB 2.0.

Ejemplo: Chipset 82875P.
Figura 25: Diagrama de bloques del chipset Intel 82875P.  www.intel.com
Las principales características de este chipset son:

 Bus del sistema: FSB a 800 MT/s (200 MHz x 4 datos/ciclo), 64 bits de datos.
 Bus de memoria: Doble canal de memoria DDR400.
 Almacenamiento: Dos canales Serial ATA y dos ATA paralelo.
 Bus específico en el MCH para la conexión de una interfaz de red (Communications Streaming
Architecture), o CSA. Puede compararse con una conexión exclusiva al estilo de AGP, que permite por
ejemplo la conexión de una interfaz Gigabit Ethernet. Intel sugiere que una conexión Gigabit Ethernet full-
duplex podría alcanzar 1’6 Gbit/s en cada dirección.
 Bus de gestión: SMBus
 Puente sur. Contiene los siguientes dispositivos heredados:
 Controlador de interrupciones (compatibilidad 8259).
 Temporizadores basados en el estándar 82C54
 2 controladores DMA en cascada compatibles con en el 8237.
 Reloj de tiempo real (RTC) y 256 bytes de memoria CMOS RAM alimentada por pila.
 Bus de enlace con el puente sur ICH5:
 Bus de enlace versión HI 1.5 (Hub Interface 1.5)
 8 bits.

 Frecuencia de reloj 66 MHz.

 Velocidad de transferencia de 266 MT/s = 266 MB/s en conexión punto a punto.
 Funciona a 1’5 V.
Como el fabricante no ofrece más datos, deducimos que en el bus de enlace se transmiten 4 datos por
ciclo de reloj, de manera que tenemos: 66·106 ciclos/s x 8 bits/ciclo x 4 datos/ciclo = 253’7 MB/s (266
MB/s aprox.)
4.2.4.3.- Arquitectura PCI Express
Con la incorporación de PCI Express como principal bus de expansión, los distintos fabricantes de chipsets
modificaron la arquitectura de sus chipsets.
Intel
Con la introducción de PCI Express, Intel evolucionó el bus de enlace dando lugar al Direct Media Interface (DMI),
que no es sino una variante eléctrica del propio PCI Express, lo que simplifica mucho la arquitectura del sistema.
El bus del sistema seguía siendo el FSB.
Figura 26: Diagrama de bloques del chipset Intel 82915.  www.intel.com

Figura 27: Diagrama de bloques del chipset Intel X79.  www.intel.com
AMD, nVIDIA
Utilizan PCI Express o variantes del mismo como bus de enlace, así como Hypertransport en las diferentes
versiones de sus chipsets.
Figura 28: Diagrama de bloques del chipset AMD 990FX.  www.amd.com

4.2.5.- EJEMPLOS
4.2.5.1.- Sistemas de sobremesa
Figura 29: Diagrama de bloques del chipset nVIDIA nForce 790.  www.ixbtlabs.com
Figura 30: Diagrama de bloques del chipset para AMD EPYC.  www.startlr.com

Intel Serie 6
Figura 31: Diagrama de bloques del chipset Intel H67 Express.  www.intel.com
Figura 32: Diagrama de bloques del chipset Intel P67 Express.  www.intel.com

4.2.5.2.- Estaciones de trabajo y servidores
Intel C600 para procesadores Xeon E5
Figura 33: Diagrama de bloques del chipset Intel C600.  www.intel.com
AMD Chipset para procesadores Opteron
Figura 34: Diagrama de bloques del chipset para AMD Opteron.  www.amd.com

Apuntes - MEI - 4-1-Placa Base - Chipset - v7-4 - PW

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MANTENIMIENTO

Ignacio Moreno Velasco

4.- LA PLACA BASE DEL PC.

Tema 4: Placa base del PC versión 7.4 2/25

Tema 4: Placa base del PC versión 7.4 3/25

BUS DEL SISTEMA

BUS Puente sur Interfaz Ranura PCI-e

Tema 4: Placa base del PC versión 7.4 4/25

Este chipset consta de dos

Tema 4: Placa base del PC versión 7.4 5/25

Los buses habituales de una placa base son actualmente:

4.2.1.1.- Interfaz de bus

Figura 4: Ejemplo de Interfaz hardware entre dos buses.

Figura 5: Elementos básicos de una interfaz

Tema 4: Placa base del PC versión 7.4 6/25

4.2.2.- PUENTE NORTE

Figura 6: Detalle de puente norte dentro un chipset.  Ignacio Moreno Velasco

4.2.2.1.- Bus del sistema

Front Side Bus (FSB). Intel®

Tema 4: Placa base del PC versión 7.4 7/25

6 ciclos Transacciones Bytes MB GB

 Propuesto 4.2: En la tabla anterior, hallar las velocidades marcadas con ¿?

Tabla 2: Buses de expansión paralelo de topología compartida.

64-bit PCI 2.1 64 66 1 504

AGP (x2 mode) 32 66 2 504

AGP (x4 mode) 32 66 4 1007

 Propuesto 4.3: comprobar las cifras de la tabla anterior.

Tema 4: Placa base del PC versión 7.4 8/25

QuickPath Interconnect (QPI)Intel®:

Con la llegada de la arquitectura Nehalem

Tema 4: Placa base del PC versión 7.4 9/25

Como se refleja en la Figura 10:

DMI (Direct Media Interface)

Tema 4: Placa base del PC versión 7.4 10/25

Bus del sistema de AMD: Hypertransport

Figura 11: Ejemplo de

 Punto a punto. (i.e. conecta 2 dispositivos).

Tema 4: Placa base del PC versión 7.4 11/25

 Ignacio Moreno Velasco

Ejemplo: Señales de un enlace de 16 bits Hypertransport 3.0

Tema 4: Placa base del PC versión 7.4 12/25

4.2.3.- PUENTE SUR

Figura 14: Detalle de un puente sur genérico.  Ignacio Moreno Velasco

4.2.3.1.- Bus de enlace

Denominamos así al bus que enlaza el puente norte y el sur.

Ejemplo: Intel Direct Media Interface (DMI)

Tema 4: Placa base del PC versión 7.4 13/25

Algunas características relevantes son:

Figura 15: Ejemplo de

Ejemplo: Bus Hypertransport

Topología HyperTransport: Daisy-Chain

Figura 16: La topología de un sistema

Tema 4: Placa base del PC versión 7.4 14/25

Ejemplo de dispositivo tunel (puertos A y B) con 2 conectores PCI-X.

Figura 17: Ejemplo

Ejemplo de topología HyperTransport:

Ejemplo: Diversos chipsets que utilizan Hypertransport y sus especificaciones

Manufacturer NVIDIA NVIDIA SiS VIA Technologies VIA Technologies

Tema 4: Placa base del PC versión 7.4 15/25

 Propuesto 4.5: Figura 19. Configuración del bus Hypertransport en el BIOS-setup.

 Propuesto 4.6: Traducir el siguiente texto.

Figura 20: Prueba de rendimiento del bus HyperTransport.

Tema 4: Placa base del PC versión 7.4 16/25