LABORATORIO DE ANÁLISIS Y DISEÑO DE MICROPROCESADORES

Ingeniería Electrónica
Universidad Distrital Francisco José de Caldas
Profesor: Andrés Gaona

PROYECTO 1
EMULADOR DE UN RELOJ DE AJEDREZ

DESCRIPCIÓN

El proyecto consiste en emular el funcionamiento de un reloj de ajedrez, para lo cual usted

debe diseñar la arquitectura de su solución, modelarla en VHDL y simularla para comprobar su
correcto funcionamiento.

El sistema se compone de:

- Reloj de jugador: cada jugador posee un conteo descendente de tiempo que va

consumiendo el máximo disponible para cada jugador de acuerdo a la modalidad de juego.
El reloj del jugador 1 se detiene cuando realiza una jugada (presiona el pulsador asociado),
en ese instante inicia el descenso del reloj del jugador 2. Los relojes de los jugadores no
descienden simultáneamente. Cuando llegue a cero alguno de los relojes se debe generar
un efecto que lo indique. Cuando el reloj este detenido es posible que el juez pueda re-
ajustar el tiempo, esta funcionalidad debe ser proporcionada.

- Contador de jugadas: existe un contador que permite establecer la cantidad jugadas

realizadas por cada jugador en cada partida.

- Tiempo total de partida: contador de tiempo que inicia al momento de iniciar la partida y
termina cuando existe el caso de finalización de partida: “jaque mate” o se pactan “tablas”
entre los jugadores. Tanto el reloj del jugador 1 como el del jugador 2 deben detenerse en
caso de finalización de partida.

- Parada de relojes: un switch en ´0´permite detener los relojes del tablero, una vez puesto en
´1´ se reiniciarán en los valores antes de la detención o ajustados.

MODALIDAD DE JUEGO

• Clásica o Blitz: se fija el tiempo máximo (t) para cada jugador y el tiempo de incremento (ti)
por jugada. Por ejemplo, en modalidad clásica se dispone de t de 30m a 90m y por cada
jugada se adiciona al tiempo ti de 15s a 30s. En la modalidad blitz se dispone de t de 1m a
5m para la partida y el incremento ti es de 2s a 5s.

• Campeonato Mundial: la partida se divide en dos fases de acuerdo al número de jugadas.

Para las primera fase se dispone para realizar X jugadas de tx minutos. Si se han realizado
las jugadas X y no se ha terminado el tiempo tx, se pasa a la segunda fase, que posee ty
minutos para realizar Y jugadas.
VISUALIZACIÓN

Para la visualización esta restringido a los cuatro (4) modos de visualización que se presentan
en la Tabla 1, los cuales deberán mostrarse en los LEDS de la tarjeta de desarrollo. La salida
debe realizarse en forma de bus, ubicando “Three States” en la salida de los componentes
asociados a los modos y realizando el control adecuado en cada caso. Para todos los modos
un LED esta destinado al segundero.

MODO DE SALIDA INFORMACIÓN

Reloj de Jugador MM (6 bits)

(minutos)

Reloj de Jugador SS (6 bits)

(segundos)

Tiempo total de partida Hora (1 bit) + Minutos (6 bits)

Jugadas (máximo 127) Número de jugadas (7 bits)

Tabla 1 Opciones de Visualización

ENTRADAS

- Tiempo o jugadas: se fijará al inicio de la partida de acuerdo a la modalidad de juego

usando el rotor y la dirección; a la derecha ascendente y a la izquierda descendente.
- Establecimiento modalidad de juego: un switch, arriba modalidad Clásica y abajo
Campeonato Mundial.
- Establecimiento del Jugador: un switch, arriba jugador 1 y abajo jugador 2.
- Modo de salida: dos switches para configurar el modo de salida en los LEDS.
- Enter: pulsador para fijar ingreso de datos.
- Inicio/pausa: un pulsador en ´0´ permite detener los relojes del tablero, una vez puesto en
´1´ se reiniciarán en los valores antes de la detención o ajustados.
- Finalización de Partida: pulsador que indica la terminación de la partida.

DISEÑO E IMPLEMENTACIÓN

• Para el diseño de su prototipo usted puede utilizar cualquier técnica de las vistas en las
asignaturas de Circuitos Digitales, tales como síntesis de circuitos combinacionales o de
máquinas de estado finito. La implementación por tanto será realizada basada en circuitos
secuenciales (registros, contadores, flip-flops) y circuitos combinacionales. Dudas sobre la
validez de procesos de diseño o tecnológicos comuníquese con el profesor de la asignatura
(angaona@hotmail.com).

• Usted debe diseñar y dimensional sus circuitos como modelos de caja negra y gris antes de
realizar el modelamiento en VHDL.

• Su diseño debe ser implementado en FPGA donde se verificará el funcionamiento de su

prototipo.
EVALUACIÓN

La evaluación considerará los siguientes aspectos: diseño (15 puntos), funcionamiento

(30 puntos) y sustentación e informe (5 puntos).

La práctica debe poseer un documento de soporte que reflejará todas las fases de desarrollo
desde la fase de diseño hasta la implementación, el cual deberá ser adjuntado junto con las
descripciones VHDL al espacio para tal fin en el Aula Virtual del Curso.

Cada diseño e implementación son propios de cada equipo de trabajo (máximo tres personas),
por lo que son únicos del equipo. Diseños o desarrollos que a juicio del profesor sean similares
entre dos o más equipos de trabajo, no serán considerados y reportados al Proyecto Curricular.