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SISTEMAS DIGITALES

PREGUNTA N1. Para el circuito de la figura N1, determinar: A) Ecuacin caracterstica. B) Tabla de habilitacin.

Figura N1

Solucin
A) Ecuacin Caracterstica.Para poder hallar la ecuacin caracterstica analizaremos el circuito q se nos muestra paso a paso: * Se observa en el circuito q hay dos entradas (M y N) y el CLOCK , luego les subsigue los valores M Y N, y por ultimo encontramos el P y C * Se sabe que para que el funcionamiento del circuito el P y C deben estar inhabilitados ( y ) de lo contrario no funcionar. * Luego asumimos q el clock toma el valor de 0 entonces M= N= 0 y Qm+1 = Qn, pero si asumimos q el clock toma el valor de 1 entonces: M=M y N=N * Para que el anlisis no sea muy complicado y extenso tomaremos la segunda opcin: CLOCK = 1 * Asemos que M=0 y N=0, entonces M=0 y N=0 y en consecuencia Qn+1= Qn y Qn+1 = Qn. * Asemos que M=0 y N=1, entonces M=0 y N=1 y en consecuencia Qn+1= 1 y Qn+1 = 0.

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* Asemos que M=1 y N=0, entonces M=1 y N=0 y en consecuencia Qn+1= 0 y Qn+1 = 1. * Asemo s que M=1 y N=1, entonces M=1 y N=1 y en consecuencia Qn+1= N.P. y Qn+1 = N.P.

Tabla de verdad del circuito


Tabla N1

* Para poder hallar

M N P C X X 1 1 X X 0 1 X X 1 0 X X 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 0 caracterstica primero nos guiaremos de la siguiente tabla:

M 0 0 0 0 1 1 1 1

N 0 0 1 1 0 0 1 1

Qn 0 1 0 1 0 1 0 1

Qn+1 0 CLK 1 X 1 X 1 X 0 0 X X

la ecuacin Qn+1 N.P. 0 1 Qn Qn 1 0 N.P. Qn+1 N.P. 1 0 Qn Qn 0 1 N.P.

Tabla N2

*Aplicamos Karnaugh para Qn+1:

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* Ecuacin Caracterstica:

B) Tabla de Habilitacin.* La tabla de habilitacin lo realizaremos con el siguiente cuadro: Qn 0 0 0 0 1 1 1 1 Qn+1 0 0 1 1 0 0 1 1


Tabla N3

0 1 0 1 1 1 0 0

0 0 1 1 0 1 0 1

* Resumiendo el cuadro anterior se obtiene: Qn 0 0 1 1 Qn+1 0 1 0 1


Tabla N4

M X X 1 0

N 0 1 X X

PREGUNTA N2.-

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Se obtiene un Flip Flop AB (FF-AB) cuya caracterstica de operacin se muestra a continuacin:


Figura N2

P 0 0 1 1 1 1 1

C 0 1 0 1 1 1 1

A X X X 0 0 1 1

B X X X 0 1 0 1

CLK X X X

Qn+1 1 1 0 0 Qn Qn 1

Qn+1 1 0 1 1 Qn Qn 0

A) Disear circuito de conversin de FF-AB a FF-JK. B) Disear circuito de conversin de FF-JK a FF-AB.

Solucin
* Primero realizaremos la tabla de verdad de Flip Flop AB.-

* Luego ecuacin tabla N6 de Flip A 0 0 0 0 1 1 1 1

A 0 0 1 1 B 0 0 1 1 0 0 1 1

B 0 1 0 1 Qn 0 1 0 1 0 1 0 1
Tabla N6

Qn+1 0 Qn Qn 1

Tabla N5

realizaremos la caracterstica con la Flop AB.Qn+1 0 0 0 1 1 0 1 1

La ecuacin caracterstica del FF-AB es:

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.... (a)

* La ecuacin caracterstica del FF-JK es: ... (b)

* Relacionando (a) y (b):

A) Disear circuito de conversin de FF-AB a FF-JK.Simulacion del la conversin de FF-AB a FF-JK

Figura N3

A) Disear circuito de conversin de FF-JK a FF-AB.-

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Simulacion del la conversin de FF-JK a FF-AB

Figura N4

PRE GUNTA N3.Analizando la estructura interna del IC 555 y su operacin en modo astable, desarrollar: A) Demostrar que la frecuencia es: B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable convencional

Solucin
A) Demostracin de la frecuencia: Para poder demostrar la frecuencia debemos conocer como es el circuito por dentro, y poder analizar el tiempo de carga y descarga del condensador. Para el tiempo de carga se tiene que: ( )

Teniendo en cuenta que el condensador esta cargndose de 01/3, entonces:

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Reemplazando, tenemos que: ( ( ( )( )( )( ) ) )

Para el tiempo de descarga se tiene que: ( )

Teniendo en cuenta que el condensador esta descargndose de 1/32/3, entonces:

Reemplazando, tenemos que: ( ( ( )( )( )( ) ) )

Por lo tanto: El periodo sera:


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Por lo tanto:

B) Determinar el intervalo de valores del ciclo de trabajo para un circuito astable convencional.El ciclo de trabajo lo podemos calcular como el tiempo de carga, entre el tiempo total (T) por el 100%.

En un caso especial se da que , esto se cumple cuando el el ciclo de trabajo estar comprendido entre los siguientes valores:

; en dicho caso

PREGUNTA N4.Disear un circuito digital; que permita visualizar en 2 display numricos. Los resultados de una competencia atltica, en el cual participan 8 personas por vez. Considere que en la meta existen sensores de llegada para cada participante. Los resultados se visualizan desde el momento, en que todos los participantes lleguen a la meta.

Solucin
En el primer display se puede visualizar la llegada del participante, esta parte del circuito consta de un CONTADOR, este va conectado hacia un 7447 y finalmente llega al display (nodo comn).Cuando un participante llegue a la meta este proporcionara un 1 lgico, que luego har que el contador se active ocasionando despus que el display visualice el N1. En el segundo display se muestra la casilla del participante, se conecta los sensores a un ENCODER, este se va tambin a un 7447 y finalmente al display. Cuando un

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participante llegue primero a la meta, el nmero de su camiseta representado por un componente electrnico (LOGICSTATE) enviara un 1 lgico al encoder, este mandara un serie de cdigo al 7447 y este a su vez har q el display visualice el nmero de camiseta del participante.
Figura N5

PREGUNTA N5. Disear el circuito de un reloj digital, que permita visualizar en Displays; las horas (0023hrs) y minutos (00-59) en tiempo real. A) Utilizar solamente FF-JK y puertas lgicas B) Utilizar solamente FF-D y puertas lgicas

C) Utilizar IC 7490 D) Utilizar IC7493

Solucin
A) Utilizar solamente FF-JK y puertas lgicas.Este circuito se realizar con contadores asncronos. En este caso utilizaremos 7 FF-JK para apreciar las horas y 7 FF-JK para apreciar los minutos. En la 1ra PARTE se utilizarn 4 FF-JK que harn un conteo del 0-9, esto representara a las unidades y se podr visualizar en el 1 display, luego se utilizaran los 3 FF-JK restantes para representar las decenas y harn un conteo del 0-7, en este caso se har una combinacin lgica para q el conteo se resete cundo llegue al nmero 6 (Ejm.: 0, 1, 2, 3, 4, 5, 6,0), y esto se podr visualizar en el 2 display. En la 2da PARTE es similar al anterior, pero en este caso en la fila de las decenas se har una combinacin lgica para que el circuito se pueda resetear cuando llegue al N2,
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y en la unidades es lo mismo que en la primera parte (conteo del 0-9), ambos resultados se podrn visualizar en los display N4 y N3 respectivamente.

Figura N6

Simulacion del circuito B) Utilizar solamente FF-D y puertas lgicas.C) Utilizar IC 7490.-

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RELOJ UTILIZANDO SOLO FF-D Y PUERTAS LOGICAS


U10 U18 U3
7 1 2 6 4 5 3
4 10 10 4 10

U7:B
7448
S

U9:A
Q 11 CLK D
S

U9:B
Q 9

7 1 2 6 4 5 3 A B C D BI/RBO RBI LT QA QB QC QD QE QF QG

13 12 11 10 9 15 14 2 3 D CLK

U1:A
S

U1:B
S

U2:A
Q D 11
R

A B C D BI/RB RBI LT 7448 Q CLK


R S

10

U16:A
7448 11 CLK
R R R

U16:B
3 CLK Q 7474
13

A B C D BI/RBO RBI LT D
S

7 1 2 6 4 5 3 QA QB QC QD QE QF QG 12 Q D 9 2 5 12

13 12 11 10 9 15 14

12

2 3 Q
1

D CLK

D) Utilizar IC7493.D CLK


R R

6 Q 7474 7474

13

7474

13

CLK

7474

7474

13

10

10

10

10

U12:A
Q 5 12 11 D CLK

U12:B
S

U13:A
S

U13:B
Q D 3
R

7448
S S S

A B C D BI/RBO RBI LT
S

QA QB QC QD QE QF QG 2 D CLK
R

10

10

U17:B
7448 3
S S

U20:A
Q 11 CLK
1 R R

U20:B
Q 3 CLK Q 8 Q 6 Q D
S

U22:A
Q 5 6

Q CLK
R

D 11 Q
13

12

Q CLK

9 11

D CLK

D 3
R

Q CLK
R

D 11 Q
R

Q CLK
R

D 3 8 8 Q
1

7 1 2 6 4 5 3

13 12 11 10 9 15 14

U2:B(CLK)

12

12

13

8 Q

7474

7474

7474

13

7474 7474

7474

13

CLK

CLK

U15 U23

7474

11

13

7474

7474

13

7474

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Q 11 Q 8 Q 6 8 D
S

2 Q

12

7474

U19
7474

U11

U4

NAND NAND NAND

Figura N7
U21
12 Q D D 9 2 5 12 9 2 7474 NAND

U14
7 1 2 6 4 5 3 A B C D BI/RBO RBI LT QA QB QC QD QE QF QG 13 12 11 10 9 15 14

U2:B

U5:A

U5:B

U7:A
Q CLK Q 6 Q 8 Q 6 5

U8
7474

NAND NAND

* En la parte A solamente hemos usado FF-D como indica el enunciado en forma asncrona. En la parte B hemos utilizado 6 contadores 7490 para el desarrollo del proyecto

Figura N9
U12
13 12 11 10 9 15 14 QA QB QC QD QE QF QG 7447 A B C D BI/RBO RBI LT 7 1 2 6 4 5 3 13 12 11 10 9 15 14

RELOJ UTILIZANDO SOLO IC 74LS90

U10
QA QB QC QD QE QF QG 7447 A B C D BI/RBO RBI LT 7 1 2 6 4 5 3 13 12 11 10 9 15 14

U8
QA QB QC QD QE QF QG 7447 A B C D BI/RBO RBI LT 7 1 2 6 4 5 3 13 12 11 10 9 15 14

U6
QA QB QC QD QE QF QG 7447 A B C D BI/RBO RBI LT 7 1 2 6 4 5 3 13 12 11 10 9 15 14

U4
QA QB QC QD QE QF QG 7447 A B C D BI/RBO RBI LT 7 1 2 6 4 5 3

Figura N8

U11
14 1 CKA CKB 2 3 6 7 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 7490 12 9 8 11 14 1

U9
CKA CKB 2 3 6 7 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 7490 12 9 8 11 14 1

U7
CKA CKB 2 3 6 7 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 7490 12 9 8 11 14 1

U5
CKA CKB 2 3 6 7 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 7490 12 9 8 11 14 1

U3
CKA CKB 2 3 6 7 Q0 Q1 Q2 Q3 R0(1) R0(2) R9(1) R9(2) 7490 12 9 8 11

U1(CKA)

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PREGUNTA N6. Para un circuito secuencial: ; ; ;

Desarrolle: A) Tabla de estados


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B) Secuencia de estados

Solucin
A) Tabla de estados.* Para poder hallar la tabla de estados, primero hallaremos su tabla de verdad: Qn+1 Qn 0 1 Qn

0 0 1 1

0 1 0 1
Tabla N7

* Ayudndonos de la tabla de verdad podemos hallar la tabla de estados: EST. 0 12 7 9 3 10 4 8 13 5 0 Q4n 0 1 0 1 0 1 0 1 1 0 0 Q3n 0 1 1 0 0 0 1 0 1 1 0 Q2n 0 0 1 0 1 1 0 0 0 0 0 Qn 0 0 1 1 1 0 0 0 1 1 0 J4 1 1 1 0 1 1 1 1 0 0 K4 0 1 1 1 1 1 1 0 1 1 J3 1 1 0 0 0 1 1 1 0 0 K3 1 0 1 0 1 0 1 0 0 1 J2 0 1 0 1 1 0 0 0 0 0 K2 1 1 1 0 0 1 1 1 1 1 J1 0 1 0 1 0 0 0 1 1 0 K1 1 0 0 0 1 1 1 0 0 1

Tabla N8

B) Secuencia de estados.Observamos que en la tabla anterior se puede apreciar 10 estados en forma intercalada y son: 0, 12, 7, 9, 3, 10, 4, 6, 13, 5, 0, 12, Luego si se les ordena en forma creciente, los estados quedaran de la siguiente manera: 0, 3, 4, 5, 7, 8, 9, 10, 12,13

PREGUNTA N7.Prof: Utrilla Salazar Dario Sistemas Digitales

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Disear un contador que realice la generacin de los estados siguientes: C1 0 0 1 1 C2 0 1 0 1 ESTADOS 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14, 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4, 0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2, 0, 1, 2, 13, 14, 15, 14, 2, 1, 2, 13, 14, 13,
Tabla N9

Solucin
A) 1 PARTE: C1 0 C2 0 ESTADOS 0, 1, 2, 14, 15, 14, 13, 2, 1, 0, 1, 2, 3, 4, 14, 15, 14,
Tabla N10

Desarrollo del problema: En este caso usamos un contador, el 74LS191 el cual nos permite contar del 0 al 15 visualizado en un display o leds, y una vez que llega al mximo o mnimo valor da un pulso por la pata 13 (RC0), el cual la vamos a aprovechar para mandarla a la seal de un FF-JK que esta en estado de memoria (J=1 y K=1), y eso va hacer que el contador que estaba en Up al inicio cambie a Down y as sucesivamente.

Implementacin del problema

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Figura N10

B) 2 PARTE: C1 C2 0 1

ESTADOS 0, 1, 2, 14, 15, 1, 2, 14, 15, 2, 3, 4, 14, 15, 3, 4,


Tabla N11

Desarrollo del problema: En este circuito usamos dos contadores (74LS191) en el cual el 2do contador va a contar de 0 a 15, despus que llegue a 15 la pata 12(TC) de dicho contador se conecta a la entrada del clock del 1er contador que al estar en modo Up va a contar y a su misma vez mediante compuertas OR y NOT hacemos un circuito tal que cuando llegue a 15 mande un pulso a la pata 11 (LOAD), en este caso el 2do contador se va a comportar como registro y va a salir lo que est en la entrada o sea lo que te bote el 1er contador.

Implementacin del problema

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Figura N11

C) 3 PARTE: C1 1 C2 0 ESTADOS 0, 1, 2, 14, 15, 0, 1, 2, 13, 14, 0, 1, 2, 12, 13, 0, 1, 2,


Tabla N12

Desarrollo del problema: En este circuito se va a usar dos contadores uno en Up y el otro en Down, tambin se va a hacer uso de un comparador (74LS85). El CI 7485 es un comparador de 4 bits en este caso va a comparar las 4 salidas del 1er contador Down con las otras 4 salidas del 2do contador Up, cuando se da que los 2 son iguales entonces va a mandar un pulso al load del 2do contador y este va a cargar los datos del 1er contador Down, ya que como A>B siempre se va a cumplir entonces siempre esa salida va a estar en 1 y cuando cambie a A=B va mandar un pulso al 1er contador y este va a disminuir en 1 y as sucesivamente hasta obtener nuestra secuencia deseada. Implementacin del problema
Figura N12

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PREGUNTA N8. Disear un circuito digital para activar lmparas en la secuencia siguiente: LA LB LC LD NO NO NO NO SI NO NO SI NO SI SI NO SI SI NO NO NO NO SI SI
Tabla N13

SI SI SI NO

NO SI SI SI

SI NO SI SI

NO SI NO NO

SI SI SI SI

SI NO SI NO

Solucin
* Haremos los siguientes cambios para poder resolver el problema: Sea: SI = 1 lgico y NO = 0 lgico, entonces la tabla anterior se convertira de la siguiente manera:

LA LB LC LD

0 0 0 0

1 0 0 1

0 1 1 0

1 1 0 0

0 0 1 1

1 1 1 0

0 1 1 1

1 0 1 1

0 1 0 0

1 1 1 1

1 0 1 0

Tabla N14

* Tomando LA como MSB (para un sistema binario), la secuencia de estados son los siguientes: 0, 9, 6, 12, 3, 14, 7, 11, 8, 15, 10.

* Haciendo la tabla de habilitacin con FF-JK, tenemos: EST. 0 9 6 12 3 14 7 11 8 15 10 Q4n 0 1 0 1 0 1 0 1 1 1 1 Q3n 0 0 1 1 0 1 1 0 0 1 0 Q2n 0 0 1 0 1 1 1 1 0 1 1 Qn 0 1 0 0 1 0 1 1 0 1 0 J4 1 X 1 X 1 X 1 X X X X K4 X 1 X 1 X 1 X 0 0 0 1 J3 0 1 X X 1 X X 0 1 X 0 K3 X X 0 1 X 0 1 X X 1 X J2 0 1 X 1 X X X X 1 X X K2 X X 1 X 0 0 0 1 X 0 1 J1 1 X 0 1 X 1 X X 1 X 0 K1 X 1 X X 1 X 0 1 X 1 X

Tabla N15

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* Ordenando los estados y resolviendo mediante KARNAUGH (tomandose adems los estados no incluidos como irrelevantes, X), se obtiene las siguientes ecuaciones:

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Simulacion del circuito

Figura N13

PREGUNTA N9. Disear divisor de frecuencia: A) Entre 4 B) Entre 7 C) Entre 9 D) Entre 12 E) Entre 24 F) Entre 60 Utilizando FF-JK.

Solucin
A) Divisor de frecuencia entre 4.Prof: Utrilla Salazar Dario Sistemas Digitales

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Simulacin del circuito

Figura

N14

B) frecuencia entre 7.Simulacin del circuito

Divisor de

Figura N15

C) Divisor de frecuencia entre 9.-

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Simulacin del circuito


Figura N16

D) Divisor de frecuencia entre 12.Simulacin del circuito


Figura N17

E) Divisor de frecuencia entre 24.Simulacin del circuito


Figura N18

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F) Divisor de frecuencia entre 60.Simulacin del circuito

Figura N19

PREGUNTA N10. Disear el circuito a partir del diagrama siguiente:

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Figura N20

Solucin
* M= Entrada * N= Salida * Haciendo la tabla Tabla de estados

de estados:

Tabla N16

* Aplicando Q2n+1:

EST. 0 1 2 3 4 5 6 7 1 1 M

Q2n 0 0 0 0 1 1 1 1 1 0

Qn 0 0 1 1 0 0 1 1

M 0 1 0 1 0 1 0 1 1 1 M

N 1 0 0 1 1 0 0 1

Q2n+1 Qn+1 0 1 1 1 0 1 1 0 1 1 0 0 1 0 1 1 Q2n 0 0 M

Karnaugh

para

Q2n

Qn Qn

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* Aplicando Karnaugh para Qn+1: Q2n 0 1 M 1 0 M * Aplicando Karnaugh para N: Q2n 0 1 M 1 0 M 1 0 Q2n 0 1 M Qn Qn 0 1 Q2n 1 1 M Qn Qn

* De las formulas de la ecuacin caracterstica de los FF-JK, se tiene que:

* Comparando con los resultados, nos da:

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Simulacin del circuito


Figura N21

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