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Balotario Grupo 41
Balotario Grupo 41
4. ¿Qué se puede tener en cuenta para mejorar el rendimiento de las etapas restantes?
Capacitación
Decodificación
Renombramiento de registros
Buffer de reordenamiento
Unidad de emisión/ejecución
Unidad final de instrucciones
17. ¿Cuáles son las dos líneas principales a seguir para mejorar las prestaciones de un procesador
superescalar?
Una posibilidad es aumentar el número de instrucciones que se procesan por ciclo, la otra es aumentar la
frecuencia de reloj.
18. ¿Cuáles son las diferencias entre las P7 del Pentium 4 y P6 del Pentium 3?
El tamaño de la caché L1 de datos en el Pentium 4 es de 8KB frente a los16 KB en el Pentium 3.
En cuanto a la decodificación, sólo utiliza un decodificador (se han eliminado dos de los tres
decodificadores de la microarquitectura P6).también se introduce una cache de traza que sustituye a la
memoria cache de instrucciones y tiene una capacidad de 12 KBytes, pudiendo proporcionar 3
microoperaciones por ciclo.
Para la predicción de saltos, en el Pentium 4 se dispone de un BTB (Branch Transfer Buffer) con 4096
elementos o entradas (8 veces más grande que en la microarquitectura P6).
El Pentium 4 utiliza registros para el renombrado con 128 elementos, frente a las 40 del ROB de la
microarquitectura P6.
El Pentium 4 tiene 5 unidades de ejecución entera (3 ALU, 2 AGU;address generador unit )
La microarquitectura P7 implementa nuevas instrucciones de coma flotante SIMD.
No se incluye el desplazador barril (barrel shiffter)que existia desde el 386
19. Enumerar las instrucciones de precaptación en el repertorio de instrucciones IA-32 del Pentium 4
1) prefetchnta, precapta en un buffer temporal para lectura.
2) prefetcht0, precapta en todas las caches disponibles.
3) prefetcht1, precapta en las caches L2 y L3 pero no en la cache L1.
4) prefetcht2, precapta solo en la cache L3.
23. Dentro enunciado de “instrucciones un poco fuera de características” ¿Que incluyen dentro de estas?
Una de multiplicación y acumulación.
Las de salto condicional.
También existen las de acceso a memoria.
27. Mencione las 12 unidades funcionales del nucleo de ejecución de un procesador POWERPC.
4 Velocity Engine.
2 unidades de Coma Flotante.
2 unidades de punto fijo.
1 unidad de Evaluación de registro de condición.
1 unidad de operaciones de salto.
2 unidades de Carga/Almacenamiento (Load/Store).
29. ¿Qué utilizan los microprocesadores MIPS para realizar la predicción de dirección de destino de
salto?
Utiliza un algoritmo dinámico de 2 bits.
30. ¿En cuál etapa se realiza el re nombramiento de registros en los procesadores MIPS?
En la segunda etapa (decodificación)
32. ¿Cuántos registros existen para coma flotante en los procesadores MIPS?
Existen 32 registros físicos y 64 registros físicos
33. ¿Qué utiliza el Microprocesador para detectar dependencias entre las cuatros instrucciones
decodificadas simultáneamente?
Utiliza 24 comparadores de 5 bits cada uno.
34. ¿Mediante que se renombran los registros de enteros y coma flotante en los Microprocesadores
MIPS?
Mediante Tabla de correspondencia ( Map tables).
35. En los Procesadores MIPS, las instrucciones decodificadas, excepto saltos incondicionales y las
instrucciones pasan a tres colas según sea el tipo de instrucción. ¿Cuales son estas tres colas?
Cola para instrucciones con enteros
Cola para instrucciones de coma flotante
Cola de direcciones
36. ¿Cuáles son los objetivos del diseño de del UltraSparc III?
Aumento de la frecuencia de reloj respecto a los anteriores
Reducción de los retardos de ejecución
Eliminación de mayor numero posible de conexiones entre módulos alejados en la microarquitectura
37. La microarquitectura Sparc está dividida en seis unidades cuales son estas:
Unidad de emisión de instrucciones
Unidad de ejecución entera
Unidad de ejecución de coma flotante
Unidad de cache de datos
Unidad de memoria externa
Unidad de interfaz de sistema