Procesadores

Superescalares:
Implementaciones
(Semana 4)

EXPOSITOR:

AMAYA PITA EFRAI

CONOCIMIENTOS PREVIOS

Procesadores Superescalares:
Es aquella implementacin capaz de ejecutar mas de una
instruccin por ciclo de reloj.

Microarquitectura:
Es una descripcin del circuito elctrico de una
computadora de la unidad central de proceso que es
suficiente para describir completamente el funcionamiento
del hardware.

Los procesadores estn marcados por la Ley de Moore

Introduccin
Con la finalidad de explicar cmo se han implementado en los
microprocesadores comerciales, se trata de describir procesadores actuales para
ilustrar la utilizacin prctica de los conceptos y tcnicas caractersticas de los
procesadores superescalares.

En los primeros microprocesadores el tiempo de

captacin de las instrucciones era mucho mayor que el
tiempo de ejecucin de la operacin correspondiente.
Las arquitecturas CISC eran adecuadas para gestionar esta situacin
a partir de dos objetivos que se plantean. Por un lado, la reduccin
del nmero de instrucciones que constituyen los programas y por otro
lado, la codificacin compacta de las instrucciones.
A comienzos de la dcada de 1980 se produjeron mejoras, estas
permitieron reducir el tiempo de acceso de las instrucciones.

Introduccin
Surgen las arquitecturas RISC cuyo principal
objetivo es reducir el nmero de ciclos promedio
de las instrucciones.
A finales de los 80 empieza aparecer algunos
procesadores con caractersticas superescalares
como el ZSS-1 y el IBM RISC S/6000.
En 1990 los principales fabricantes comercializan
procesadores superescalares capaces de emitir
mas de 3 instrucciones por ciclo.

Introduccin

A finales de 1990 aparece la 2da generacin de

procesadores superescalares como Pentium III, el AMD
Athlon, el Alpha 21264, el UltraSPARC II.
Algunas caractersticas de estos procesadores son:

1. Nmero de instrucciones que pueden

decodificarse, emitirse, enviarse y finalizar por
ciclo.
2. Implementacin de instrucciones precisas o
imprecisas.
3. Forma de gestionar las instrucciones de salto.
4. Nmero de etapas del cauce.
5. Tamao de cache interna, si dispusieran de ella.

MICROARQUITECTURA P6
Aparece en 1995 con el Pentium PRO.
Ha experimentado modificaciones a travs de
los procesadores Pentium II y Pentium III.
Implementa:

Procesamiento paralelo
Capaz de decodificar
Enviar
Completar ejecuciones de 3 instrucciones por cada
ciclo de reloj.

MICROARQUITECTURA P6
Funcionamiento:
Las instrucciones se captan de memoria en el orden en
que estn en el programa.
Cada instruccin se traduce a una o mas instrucciones
de tipo RISC microoperaciones segn la terminologa
INTEL.
Las microoperaciones se ejecutan desordenadamente en
la arquitectura.
Los
resultados
obtenidos
al
ejecutar
las
microoperaciones modifican los registros siguiendo el
orden del flujo del programa original.

MICROARQUITECTURA P6
ETAPAS:

MICROARQUITECTURA P6
ETAPAS:
Captacin (3 etapas):
IF1 capta instrucciones de la cache de instrucciones.
IF2 recibe instruccin de la etapa IF1. Funciones:
- Explora los bytes para determinar los limites de las
instrucciones
- Si alguna de las instrucciones es de salto pasa la
direccin de la instruccin al predictor de salto dinmico.

IF3 alinea las instrucciones recibidas de IF2 (16 bytes

cada vez) para pasarlas al decodificador.

MICROARQUITECTURA P6
ETAPAS:
Decodificacin (2 etapas):
ID1 puede manejar tres instrucciones maquina del
Pentium Pro en paralelo y traduce cada instruccin a
microoperaciones de tipo RISC de 118 bits. Tiene 3
decodificadores D0, D1, D2 y un secuenciador
ID2 recibe microoperaciones desde ID1 y las sita en
una cola en el orden en que estn en el programa.
NOTA: Los bloques Ifetch son bloques de 16 bytes de
longitud que no estn alineados.

MICROARQUITECTURA P6
ETAPAS:
Decodificacin (2 etapas):
Los
decodificadores
pueden
procesar
instrucciones por ciclo, condiciones:

La primera instruccin, decodifica en D0, no puede

generar mas de 4 uops en un solo ciclo de reloj, y
la segunda y tercera instruccin no deben generar
mas de 1 uop cada una.
La segunda y tercera instruccin no deben tener
mas de 8 bytes cada una.

MICROARQUITECTURA P6
ETAPAS:
Renombramiento de Registros:
RAT: No puede manejar mas de 3 microoperaciones
a la vez, por lo que su rendimiento mximo es de 3
microoperaciones por ciclo de reloj. Se pueden
renombrar 3 registros por ciclo. Una limitacin
importante es que solo se pueden leer dos registros.
Las microoperaciones que pasaron desde los
codificadores al RAT a travs de una cola, pasan
desde el RAT al buffer de reordenamiento ROB y a la
estacin de reserva.

MICROARQUITECTURA P6
ETAPAS:
Buffer de reordenamiento:
Puede almacenar hasta 40 micro
operaciones. Cada uno de los 40
elementos del buffer tiene los campos
tpicos de estado, direccin de memoria de
la instruccin del Pentium, micro
operacin, registr hardware asignado al
resultado.

MICROARQUITECTURA P6
ETAPAS:
Unidad de emisin/ejecucin:
Se dispone de una estacin de reserva (RS)
que recibe las micro operaciones del ROB, las
enva a las unidades funcionales y devuelve
los resultados obtenidos al ROB.
Las RS capta las micro operaciones del ROB
cuando los operandos de la misma y la
unidad funcional utiliza da estn disponibles.

MICROARQUITECTURA P6
ETAPAS:
Unidad de final de instruccin (Retire Unit):
Retira del ROB las microoperaciones que
se han ejecutado y almacena sus
resultados
en
los
registros
correspondientes de la arquitectura.

MICROARQUITECTURA P7 O Netburst
Tras varios aos sin aportar nada nuevo al mundo de
la micro-arquitectura, Intel da un gran paso hacia
delante con la presentacin de NetBurst. AMD
estaba ganando la partida comercial con continuos
aumentos en la frecuencia de sus procesadores. La
barrera del GHz fue alcanzada en primer lugar por
Athlon, si bien Intel no tard en responder.
Es cuando aparece Pentium 4 y ha dejado atrs al
resto de los procesadores CISC, y se ha puesto a la
altura de los mejores RISC incluso en el proceso en
punto flotante.

MICROARQUITECTURA P7 O Netburst
Por otra parte, duplicando el numero de
instrucciones que se emiten por ciclo, es difcil
conseguir mejoras superiores a 1.5 en el
numero de instrucciones finalizadas por ciclo.
La microarquitectura P7 o Netburst del
Pentium , sucesora de la P6, se encuadra en la
opcin de mejorar la frecuencia para aumentar
prestaciones.

TABLA 4. CARACTERSTICAS DE PROCESADORES CON

MICROARQUITECTURAS P6 Y P7
PROCESADO AO
RELOJ
CACHE L1
CACHE L2
R
(MHZ)
(KB)
PENTIUM
1995 133-200
8(I) +
256KB - 1MB (multichip)
PRO
8(D)
PENTIUM II 1997 266-450
16(I) +
256KB - 512KB (off-chip)
16(D)
PENTIUM II 1999 400-450
16(I) +
512KB - 2MB (off-chip)
XEON
16(D)
PENTIUM III 1999
50016(I) +
256KB(on) - 512KB (off)
1100
16(D)
PENTIUM III 2000 700-900
16(I) +
1MB - 2MB (off)
XEON
16(D)
PENTIUM 4 2001
130012(I) +
256KB(on)
2000
18(D)
2002
20002800
PENTIUM 4 2002
140012(I) +
256KB - 512KB (on)

La microarquitectura P7 presenta las siguientes diferencias

respecto a la microarquitectura P6 del Pentium 3:
La cach L1 de datos en el Pentium 4 es de 8 KB frente a los 16
KB del Pentium III. Es una memoria relativamente pequea que
cuenta con una resolucin de 1024 x 768 y 32 bits de color, 2
lneas de video consumen, precisamente, 8KB.
Para la prediccin de saltos, en el Pentium 4 se dispone de un
BTB con 4 096 elementos o entradas.
El Pentium 4 utiliza registros para el renombrado con 128
elementos, frente a las 40 del ROB de la P6.
El Pentium 4 tiene 5 unidades de ejecucin entera (3 ALU y 2
AGU; AddressGeneratorUnit) que podrn procesar hasta 9
microoperaciones por ciclo.
La microarquitectura P7 implementa nuevas instrucciones de
coma flotante.
Esta microarquitectura est constituido por 20 etapas.

PROCESADORES POWERPC
La arquitectura PowerPC fue implementada por primera vez en 1993,
en el procesador PowerPC 601, un procesador de 32 bits al que
siguieron los procesadores de 603 y 604, tambin de 32 bits y el 620,
de 64 bits.
La ultima realizacin es el PowerPC 970, denominada
G5 en el mbito de Apple, y utilizado en sus
computadoras Power Mac G5.

Objetivos :
Disear Arquitectura que facilite el
trabajo del compilador.
Reducir el tamao de causes de
procesamiento de instrucciones.
Coma
flotante
como
dato
importante.

Microarquitecturas y los procesadores para la arquitectura Power Pc

Denominac
in
Apple

Ao

Microprocesa Frecuen Tecnolog

dor
cia
a
(MHz)

Comentarios

G1

1993

601

33-120

0,6

Cauce del 601:cuatro etapas para

enteros y seis para coma flotante,
puede emitir tres instrucciones por
ciclo.
Cache L1 on-chip de 32 kbytes para
datos e instrucciones asociativa por
conjunto de 8 vas

G2

1994

603,604

300

0,5

Unidades para el mercado

procesadores embebidos

G3

1997

450

0,27

Cache L2 Externa

G4

1998

1Ghz

0,15

Tecnologia Altivec (extension SIMD)

Capacidades para SMP
Cache L2 on-chip

G5

2001

970

8002Ghz

0,13

Nuevo
cauce,
arquitectura
de
interconexin RpidlO, 32 y 64 bits

G6

2004

En desarrollo

de

ORIGEN

Basada originalmente en la arquitectura de

POWER de IBM.
Disear Arquitectura que facilite el trabajo
del compilador.
Reducir el tamao de causes de
procesamiento de instrucciones.
Coma flotante como dato importante.

EXPOSITOR:

VEGA FLORES FRED

 La arquitecturaPowePC es una arquitectura de tamao

fijo y formato regular. Se trata de una arquitectura de
carga/almacenamiento (load/Store) en la que los accesos
a la memoria se realizan a travs de instrucciones que
transfieren datos entre los registros y la memoria.

Las direcciones de memoria son direcciones de bytes y

siguiendo los planteamientos de la arquitectura RISC,
solo se utilizan las formas de direccionamiento indexado
ms simples, en la que una direccin efectiva se obtiene
sumando el contenido de un registro base a un ndice.

 Las instrucciones aritmticas y lgicas utilizan un formato de tres

registros (2 registros para los operandos y uno para almacenar el
resultado). En cuanto a los registro existen a los registro existen
32 registro de propsito general (GPR), y 32 de coma flotante
(FPR).

procesamiento superescalar
Unidad de Salto:. Su unidad correspondiente de conjunto

de registro es BPR (registros rama de procesamiento)

Unidad de coma fija: (registros de propsito general )
GPR (registros de propsito general )
Unidad de coma flotante: Su unidad correspondiente de
conjunto de registro es FPR (registros de coma flotante.

Caractersticas fundamentales de un PowerPC.

Arquitectura RISC
Diseado para computadores (Mac) de Apple
Distribuidos por la firma de semiconductores de escala libre.
Slido soporte para aplicaciones de diseo grfico

PROCESADOR POWER PC
G5
El PowerPC G5 es un microprocesador de alto rendimiento con
arquitectura RISC de 64 bits con un elevado nivel de paralelismo,
pertenece a la familia PowerPC; diseado y fabricado por IBM en
2002
El procesador tiene:
Etapa de pre captacin
Etapa de captacin y
decodificacin
Etapa de agrupamiento y
emision

ESQUEMA DE BLOQUES DE LA MICROARQUITECTURA DEL POWER PC

PROCESADORES MIPS

MIPS (sus siglas son Microprocesador sin etapas de

canalizacin enclavamiento) se conoce a toda una familia
de microprocesadores de arquitectura RISC desarrollados
por MIPS Technologies.

Los diseos del MIPS son utilizados en la lnea de

productos informticos de SGI; en muchos sistemas
embebidos;
en
dispositivos
para
Windows
CE;
RoutersCisco; y videoconsolas como la Nintendo 64 o las
SonyPlayStation, PlayStation 2 y PlayStation Portable.

HISTORIA
En 1981, un equipo comenz a trabajar en lo que se convertira
en el primer procesador MIPS. La idea bsica era mejorar
drsticamente el rendimiento mediante el uso de la segmentacin,
una tcnica que ya era entonces muy conocida pero tambin
difcil de implementar.
Uno de los principales aspectos del diseo del MIPS fue el
marcarse como objetivo que todas las subfases (incluyendo el
acceso a memoria) de todas las instrucciones tardasen un nico
ciclo en completarse, dejando as de ser necesarios los bloqueos,
y permitiendo un rendimiento de un solo ciclo.

 En 1984 Hennessy formo MIPS ComputerSystems La empresa

present su primer diseo, el R2000, en 1985, siendo mejorado
con el R3000 de 1988. Estas CPU's de 32 bits fueron la base de
la compaa durante los 80, y fueron empleadas principalmente
en algunas series de Workstation de SGI.

En 1991 MIPS present su primer procesador de 64 bits, el

R4000. Sin embargo, MIPS tuvo dificultades financieras en su
lanzamiento al mercado.

 El R8000 en 1994 fue el primer diseo MIPS superescalar, capaz

de ejecutar dos operaciones de ALU y otras dos de memoria en
cada ciclo de reloj

El R12000 ha sido fabricado en 1998 con tecnologa mejorada

para comprimir el chip y operar a mayor velocidad del reloj.

En 1999 MIPS consolid su sistema de licencias alrededor de dos

diseos bsicos, el MIPS32 de 32 bits y el MIPS64 de 64 bits.

Arquitecturas MIPS ISA

MIPS32:
Basada en MIPS II ISA.
Incluye algunas instrucciones de MIPS III, IV y V para
aumentar la eficiencia del cdigo generado y la de la
transferencia de datos.
MIPS32 Release 1: lanzamiento inicial.
MIPS32 Release 2: lanzada en 2002, incorpora una serie
de mejoras.
MIPS64:
Basada en MIPS V ISA.
Es compatible hacia atrs con MIPS32.
Ambas arquitecturas incluyen la definicin del entorno
privilegiado (MIPS PRA: Privileged Resource Architecture).

Relacin entre MIPS32 y MIPS64

MIPS32 es un subconjunto de MIPS64.
MIPS64 es compatible hacia atrs con MIPS32.

Caractersticas de la Arquitectura
MIPS

Modelo de conjunto de instrucciones Load/Store: Solo las

instrucciones Load/Store acceden a memoria; las dems operaciones en
un RISC tienen lugar en su gran conjunto de registros.

Arquitectura no destructiva de tres direcciones: Las instrucciones

RISC, con tres direcciones contienen los campos de los dos operandos y
de su resultado.

Ejecucin en ciclos nicos: El resultado directo de los conjuntos de

instrucciones que ofrecen los procesadores RISC, es que cada instruccin
puede ser ejecutada en un nico ciclo de la CPU

EXPOSITORA:
TANTAQUILLA
OTINIANO
LAUREN

PROCESADORES ULTRASPARC
SPARC
Arquitectura con un conjunto de instrucciones
reducidas
Tiene arquitectura basada en un juego de instrucciones
RISC Desarrollado por la empresa Sun Microystems y fue lanzado a
mediados de 1987

HISTORIA Y VERSIONES
1987: Sun crea el
primer procesador
SPARC V7 (32 bits)

1991: Fue lanzada

Sparc V8 (Versin
Superior)

1992: Sun lanza HyperSPARC, el primer chip

RISC multiescalar con multiproceso simtrico.

1995: Se introduce el
microprocesador
UltraSPARC I, el primer
microprocesador de 64 bits
de Sun.
1997:
Sun
libera
el
UltraSPARC II, que aade
mejoras
fundamentales
para mejorar el ancho de
banda de datos y mejorar el
rendimiento
de
punto
flotante y multimedia.

2000: Sun libera el UltraSPARC III de version 9, que

aumenta el rendimiento al buscar optimizar el ancho de
banda, y los datos de precarga.

2002: Sun lanza el UltraSparc IV

2003: Sun lanza el UltraSparc V

Arquitectura de Computadoras

2004: Sun lanza el primer procesador de

doble ncleo SPARC, UltraSPARC IV.
2005: Se lanza UltraSPARC IV+, un
procesador con mayor nmero de
ncleos.

2007: Sun libera el procesador UltraSPARC T2, el primer

procesador de 64 hilos que cuenta con conexin de red
integrada

2008: Fujitsu lanza el VII SPARC64, un procesador de cuatro

ncleos con dos vas simultneo.

2010: Fujitsu anuncia el SPARC64 VII+, proporcionando

mejoras en el rendimiento sobre el procesador SPARC64
VII.
2010: Oracle presenta la SPARC T3. El primer
procesador del mundo con 16 ncleos y procesador de
servidor multi-hilos.

PROCESADORES ALPHA
ALPHA es una arquitectura de
microprocesadores diseada
por DEC e introducida en 1992.
La arquitectura alpha se
caracteriza por seguir la
filosofa RISC(conjunto de
intrusiones reducidas).
Fue uno de los primeros
procesadores diseado en 64
bits.

La familia de procesadores Alpha

son:
21064

Fue el primer
funcionamiento
potencia.

microprocesador CMOS, cuya frecuencia de

rivalizo las minicomputadoras con mayor

21164

Capas de captar y emitir hasta 4 instrucciones por ciclo.

21264

Capas de emitir 6 instrucciones por ciclo.

Puede mantener 80 instrucciones procesando paralelamente.

21364

Fue el primer procesador de alto rendimiento para tener

controlador de memoria en el chip.

un

Generacin de
Procesadores

El 23 de abril del 2012 Intel oficializo formalmente el lanzamiento de su

tercera generacin en la cual los primeros CPUs del mercado fabricados
eran 22nm usando tecnologa de transistores 3D, incrementando su
rendimiento y mejorando la eficiencia en consumo respecto a la
generacin previa