UNIVERSIDAD NACIONAL MAYOR DE SAN MARCOS

(Universidad del Perú, DECANA DE AMÉRICA)

FACULTAD DE INGENIERÍA

ELECTRÓNICA Y ELÉCTRICA

“Simulación y diseño CMOS en Microwind”

INFORME FINAL N°1

DEL LABORATORIO DE MICRO Y NANOELECTRÓNICA

A CARGO DEL ING. ARLACÓN MATUTI, RUBEN

Presentado por:

SANDOVAL SALINAS. LUIS ALFREDO

16190088

Lima - Perú

2019
 Informe Final 1
1) Presentar el layout del INVERSOR vista en 2D, 3D

Vista en 2D del inversor

Vista en 3D del inversor

Antes de incluir el metal 1

Incluyendo el metal 1
2) MUESTRE SU FRECUENCIA MÁXIMA DE OPERACIÓN Y EL AREA
UTILIZADA DEL LAYOUT

Se aprecia
claramente que el
máximo periodo
es T=28ps, por lo
tanto
Fmax=1/Tmax
1
=1 /(28 ∗ 10−7 )
= 35.71GHz

La altura de nuestro
inversro es de 50λ

50*(0.125u)=6.25um

La anchura de nuestro
inversor es de 28 λ
28*0.125um = 3.5um
3) DESCRIBA LOS ARCHIVOS *.CIR Y *.CIF ADEMÁS DE
ENCONTRAR LAS COORDENADAS Y LA EXPLICACIÓN DE LA
GRAFICA

DESCRIPCIÓN DEL ARCHIVO INVERSOR_FINAL.CIF

Este archivo nos da los datos principales básicos del circuito.
- Tipo de tecnología y tamaño: ST de 0.25um
- Voltaje de Vdd y Vin : Vdd=2.5v y Vin = Pulsos (2.5v 1 2.5v 1)
- Lista de nodos: *
* "N2" o Nwell le corresponde al nodo n°2
* "Vout" le corresponde al nodo n°5
* "Vin" le corresponde al nodo n°7

- Las especificaciones de nMOS y pMOS

MN1 0 7 5 0 TN W= 0.50U L= 0.25U
MP1 5 7 1 2 TP W= 0.50U L= 0.25U

Donde W=Anchura del Canal

Y L = Largo del canal

- Las capacitancias parásitas que se forman entre fuente y tierra, vin y tierra,
vout y tierra, y el nodo de polarización del nWell y tierra.

C2 2 0 2.297fF ->nWell
C3 1 0 0.403fF ->Pol del nWell
C4 1 0 0.684fF ->Vdd
C5 5 0 1.410fF -> Vout
C7 7 0 0.125fF -> Vin
DESCRIPCIÓN DEL ARCHIVO INVERSOR_FINAL.CIF
Los archivos CIF se almacenan en el formato de texto ASCII. Cada línea
comienza con un comando de uno o dos caracteres.
El formato de archivo CIF solo almacena nombres de capa. El número de capa
como se usa en GDSII u OASIS no se usa. Al abrir un archivo CIF, LayoutEditor
analizó los nombres de capa utilizados. Si ya existe un nombre de capa en la
 configuración actual, se utiliza este número de capa. De lo contrario, se cambia
el nombre de la primera capa no utilizada.

Nos muestra las coordenadas y la cantidad de bloques de cada elemento.

DS 1 1 1;
9 topcell;
L 1; (nwell)
P 1625,4125 5125,4125 5125,7625 1625,7625;
L 19; (CONTACTOS)
P 2600,5100 2900,5100 2900,5400 2600,5400;
P 2600,6350 2900,6350 2900,6650 2600,6650;
P 3850,5100 4150,5100 4150,5400 3850,5400;
P 2600,1600 2900,1600 2900,1900 2600,1900;
P 2600,2850 2900,2850 2900,3150 2600,3150;
L 13; (POLYMETAL)
P 1875,2250 2125,2250 2125,5750 1875,5750;
P 2125,2250 3375,2250 3375,2500 2125,2500;
P 1875,5750 3375,5750 3375,6000 1875,6000;
L 23; (METAL)
P 3125,1500 5125,1500 5125,2000 3125,2000;
P 2500,3375 3000,3375 3000,4875 2500,4875;
P 3625,4875 4375,4875 4375,5625 3625,5625;
P 2375,6125 5125,6125 5125,6875 2375,6875;
P 2375,4875 3125,4875 3125,5625 2375,5625;
P 2375,2625 3125,2625 3125,3375 2375,3375;
P 3000,3875 5125,3875 5125,4375 3000,4375;
P 2375,1375 3125,1375 3125,2125 2375,2125;
L 2; (área total)
P 2500,2125 3000,2125 3000,2250 2500,2250;
P 2375,2625 3125,2625 3125,3375 2375,3375;
P 2375,1375 3125,1375 3125,2125 2375,2125;
P 2500,2250 3000,2250 3000,2500 2500,2500;
P 2500,2500 3000,2500 3000,2625 2500,2625;
P 3625,4875 4375,4875 4375,5625 3625,5625;
P 2500,6000 3000,6000 3000,6125 2500,6125;
P 2500,5625 3000,5625 3000,5750 2500,5750;
P 2375,6125 3125,6125 3125,6875 2375,6875;
P 2375,4875 3125,4875 3125,5625 2375,5625;
P 2500,5750 3000,5750 3000,6000 2500,6000;
L 16; (difusión N)
P 2250,1875 3250,1875 3250,2500 2250,2500;
P 2125,2375 3375,2375 3375,3625 2125,3625;
P 2125,1125 3375,1125 3375,2375 2125,2375;
P 2250,2000 3250,2000 3250,2750 2250,2750;
P 2250,2250 3250,2250 3250,2875 2250,2875;
L 17; (difusión P)
P 3375,4625 4625,4625 4625,5875 3375,5875;
P 2250,5750 3250,5750 3250,6375 2250,6375;
P 2250,5375 3250,5375 3250,6000 2250,6000;
P 2125,5875 3375,5875 3375,7125 2125,7125;
P 2125,4625 3375,4625 3375,5875 2125,5875;
P 2250,5500 3250,5500 3250,6250 2250,6250;
L 60;
94 Vss 2875,1750;
94 Vin 2000,4000;
94 Vout 4125,4125;
94 Vdd 2875,6500;
94 Vdd 4000,5250;
DF;
C 1;
E
4) PRESENTAR EL CIRCUITO DE LA FIGURA C, REVISAR SU
FUNCIONAMIENTO

Layouy del NAND con NMOS

- Largo: 61lambda = 61*0.125 = 7.625um

- Ancho: 20lambda = 20*0.125= 2.5um

Resultado de la figura C.

1 1
La 𝑓𝑚𝑎𝑥 = 𝑡 = 8𝑝𝑠 = 125𝐺ℎ𝑧
𝑚𝑎𝑥

EXPLICACIÓN: Existe una capacitancia parásita de solapamiento en el Gate del

nMOS que actúa como carga, generando una desperfecto en la salida.Cuando el
clock pasa de 1 a 0, la salida debería quedar completamente en cero pero sucede que
la capacitancia parasita(cargada) hace que tengramos ese voltaje que nos muestra la
gráfica.
 Layouy del NAND con NMOS

- Largo: 61lambda = 61*0.125 = 7.625um

- Ancho: 20lambda = 20*0.125= 2.5um

Resultado.

1 1
La 𝑓𝑚𝑎𝑥 = 𝑡 = 27𝑝𝑠 = 37𝐺ℎ𝑧
𝑚𝑎𝑥
 5) DESCRIBA EL FUNCIONAMIENTO DE LA FIGURA 1 Y 2
S In1
0 0
0 0
0 1
0 1
1 0
1 0
1 1
1 1
In2 F
0 1
1 0
0 0
1 0
0 1
1 1
0 0
1 0
De lo cual su función lógica sería
la siguiente:
𝐹 = ̅̅̅̅̅
𝐼𝑁1 ∗ ̅̅̅̅̅ ̅̅̅̅̅1
𝐼𝑁2 + 𝑆𝐼𝑁
 Implementeción en Layout
Tamaño:
- Largo: 73lambda =
73*0.125=9.125um
- Ancho: 58lambda =
58*0.125= 7.25um
Simulación:

1 1
La 𝑓𝑚𝑎𝑥 = = = 17.5𝐺ℎ𝑧
𝑡𝑚𝑎𝑥 57𝑝𝑠

FIGURA 2

A B C F

0 0 0 1

0 0 1 0

0 1 0 1

0 1 1 0

1 0 0 1

1 0 1 0

1 1 0 0

1 1 1 0
Su función lógica será:

𝐹 = 𝐶̅ (𝐴̅ + 𝐵̅)
IMPLEMENTACIÓN

Tamaño:

- Largo: 73lambda = 70*0.125=8.75um

- Ancho: 58lambda = 45*0.125= 7.25um
RESULTADO

1 1
La 𝑓𝑚𝑎𝑥 = 𝑡 = 32𝑝𝑠 = 31.25𝐺ℎ𝑧
𝑚𝑎𝑥